特許
J-GLOBAL ID：200903087868096679
コンパレータ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
清水 守 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-182609
公開番号（公開出願番号）：特開平5-029887
出願日： 1991年07月23日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 ヒステリシス幅の小さい単電源のコンパレータ回路において、モノリシックIC化を容易にする。【構成】 トランジスタQ10,Q11が構成するカレントミラー回路によりコンパレータ回路の出力の負荷電流を検出し、トランジスタQ12が構成する除算回路により検出した負荷電流の除算を行い、除算した電流IB12 をトランジスタQ1 のベースにフィードバックする。コンパレータ回路の出力負荷抵抗をR3 、-入力の入力抵抗をR2 、トランジスタQ12の電流増幅率をR12とすると、トランジスタQ1 のベースと-入力との間にIB12 ・R2 ≒(VCC・R2 )/(R3 ・B12)なる電圧が発生するので、ヒステリシス特性が得られる。
請求項（抜粋）：
モノリシックIC内部に構成されるヒステリシス特性を有するコンパレータ回路において、(a)出力の負荷電流を検出するカレントミラー回路と、(b)該カレントミラー回路の出力電流の除算を行う除算回路とを備え、該除算回路から出力される電流を入力にフィードバックすることにより、ヒステリシス特性を持たせたことを特徴とするコンパレータ回路。
IPC (2件)：
引用特許：
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