半導体集積回路

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出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-243317
公開番号（公開出願番号）：特開平8-147966
出願日： 1995年09月21日
公開日（公表日）： 1996年06月07日
要約：

【要約】【課題】複数のチップが組み合わされて実装された半導体集積回路において、チップの組み合わせの種類が増加しても設計期間が長くなることがなく且つ製造コストが上昇しない半導体集積回路を提供する。【解決手段】親チップとしてのCPU1A及び子チップとしてのDRAM2AはFace to Face実装されている。DRAM2Aが有するモード出力回路24はメモリの記憶容量及びリフレッシュサイクルが設定可能となっており、記憶容量及びリフレッシュサイクルを表す情報をモード出力端子26eに出力する。出力された情報はモード入力端子16eを介してCPU1Aのモード入力回路14に入力される。CPU1Aはモード入力回路14の出力データによってアドレス発生回路15Aを制御し、DRAM2Aをアクセスするためのアドレスデータのビット数を決定する。【効果】子チップの構成を親チップの構成に反映させることができるので、親チップと子チップとの組み合せの自由度が高まる。

請求項（抜粋）：

端子が互いに接続された第1のチップ及び第2のチップを備えた半導体集積回路であって、前記第2のチップは、前記第2のチップの構成を表す情報を出力する機能を有しており、前記第1のチップは、前記第2のチップから出力される前記第2のチップの構成を表す情報を入力すると共に該情報に従って前記第1のチップの構成を規定する機能を有することを特徴とする半導体集積回路。

IPC (9件)：

G11C 11/401 , H01L 21/82 , H01L 25/04 , H01L 25/18 , H01L 27/04 , H01L 21/822 , H01L 27/10 471 , H01L 27/108 , H01L 21/8242

FI (7件)：

G11C 11/34 362 C , G11C 11/34 371 K , H01L 21/82 D , H01L 25/04 Z , H01L 27/04 A , H01L 27/04 U , H01L 27/10 681 E

引用特許：

出願人引用 (3件)

特開平4-278283
特開平4-328652
特開昭61-182694

審査官引用 (6件)

特開平4-278283
特開平4-278283
特開平4-328652

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