特許
J-GLOBAL ID：200903087890957947
演算装置及びその遅延時間制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-192427
公開番号（公開出願番号）：特開平10-040071
出願日： 1996年07月22日
公開日（公表日）： 1998年02月13日
要約：
【要約】【課題】 製造プロセスのばらつきによる遅延時間のばらつきに対しても高性能でかつ安定して動作するようにすることである。【解決手段】 所定の演算を行う少なくとも2つの演算回路101、102と、これら演算回路に接続され、前記演算回路の演算の終了を検出する少なくとも2つの終了検出回路107、108と、これら検出回路の検出された演算終了信号を入力し、前記全ての演算回路の演算の終了を検出する合成器109と、この合成器にて検出された演算終了信号と同期したクロックを発生させる同期クロック発生回路110と、を備え、この発生したクロックを用いて動作を行うようにしてある。
請求項（抜粋）：
所定の演算を行う演算回路と、この演算回路の演算の終了を検出する終了検出回路と、この終了検出回路にて検出された演算終了信号と同期したクロックを発生させる同期クロック発生回路と、を備え、この発生したクロックを用いて動作を行うことを特徴とする演算装置。
IPC (2件)：
FI (2件)：
G06F 7/00 F
, H03L 7/00 D
