特許
J-GLOBAL ID：200903087925121324
ドットマトリクス表示装置のPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
大原 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願平4-118111
公開番号（公開出願番号）：特開平5-292432
出願日： 1992年04月10日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】 ドットマトリクス表示装置のPLL回路においてディスプレイの表示画面の乱れを最小限に抑えるドットクロックを得る。【構成】 入力映像信号の水平同期信号に同期しタドットクロックを出力するため、位相比較器1、LPF部2、VCO部3およびカウンタ部4で構成したドットマトリクス表示装置のPLL回路において、上記位相比較器1で比較される水平同期信号と上記カウタン部4からのキャリーアウト信号(CO)の反転信号との論理積をとり、この論理積された信号を同カウンタ部4のリセット信号とする論理積回路5を備え、上記水平同期信号が標準水平同期信号より遅れているときには上記キャリーアウト信号と水平同期信号によってカウンタ部4をリセットし、上記水平同期信号が標準水平同期信号より早いときには同水平同期信号によってカウンタ部4をリセットする。
請求項（抜粋）：
入力映像信号をサンプルホールドした画像データをアナログ変換してドットマトリクス表示装置のディスプレイに転送し、該ディスプレイに前記入力映像信号による画像を表示する際、前記入力映像信号の水平同期信号に同期したサンプリングタイミング信号のドットクロックを発生するためのVCO部と、該VCO部からのドットクロックをカウントダウンするカウンタ部と、該カウンタ部のキャリーアウト信号の反転信号と前記水平同期信号との位相を比較する位相比較手段と、該位相結果を前記VCO部の発振周波数の可変制御電圧に変換するローパスフィルタとを備えたドットマトリクス表示装置のPLL回路において、前記水平同期信号と前記キャリーアウト信号との論理積をとり、該論理積された信号を前記カウンタ部のリセット信号として出力する論理積手段を備え、前記水平同期信号、キャリーアウト信号により同カウンタ部を強制的にリセットするようにしたことを特徴とするドットマトリクス表示装置のPLL回路。
IPC (4件)：
H04N 5/66 102
, G09G 3/20
, G09G 3/36
, H04N 5/06
