特許
J-GLOBAL ID：200903087949666755
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-113458
公開番号（公開出願番号）：特開平6-325586
出願日： 1993年05月14日
公開日（公表日）： 1994年11月25日
要約：
【要約】【目的】チップイネーブル・アクセスが行われた場合、アドレス信号のレベルに関係なく、タイミングにずれのない出力制御パルス信号を得、アドレス信号が「L」にある場合におけるチップイネーブル・アルセス・タイムと、アドレス信号が「H」にある場合におけるチップイネーブル・アルセス・タイムとを、同一にし、リード動作の高速化を図る。【構成】アドレスパルス発生回路6と、出力制御パルス信号発生回路14との間に、アドレスパルス信号通過制御回路200を設け、チップイネーブル・アクセスが行われた場合に発生するアドレスパルス信号ADDPについては、出力制御パルス信号発生回路14への通過を遮断する。
請求項（抜粋）：
内部回路を活性状態にするか又は非活性状態にするかを指示する外部から供給されるチップイネーブル信号が非活性レベルから活性レベルに遷移した場合、外部から供給されているアドレス信号のレベルに関係なく、出力タイミングを同一とする所定の内部制御信号を発生する内部制御信号発生回路を備えて構成されていることを特徴とする半導体記憶装置。
IPC (4件)：
G11C 17/00
, G11C 29/00 301
, G11C 29/00 302
, G11C 29/00 303
