特許
J-GLOBAL ID：200903087950545317
4F2のセルサイズで2Rメモリを有する3次元RRAMの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2007-205878
公開番号（公開出願番号）：特開2008-053709
出願日： 2007年08月07日
公開日（公表日）： 2008年03月06日
要約：
【課題】4F2のセルサイズで2Rメモリを有する3次元RRAMの製造方法を提供する。【解決手段】多値3次元メモリアレイの製造方法は、ウェハと前記ウェハ上に周辺回路を準備する工程18と、Au、Ag、Pt、W、Cu、Ti、Ir、及び、TiNx等から成る第1金属層と、第1巨大磁気抵抗(CMR:Colossal Magnetoresistance)層、或いは、他の適切なメモリ抵抗体材料層を堆積させ、続いて、Au、Ag、Pt、W、Cu、Ti、Ir、及び、TiNx等から成る第2金属層を堆積させる工程22と、パターニングし、エッチングする工程24を備える。各工程はN段のメモリセルアレイを製造するために繰り返し行われる。【選択図】図4
請求項（抜粋）：
多値3次元メモリアレイの製造方法であって、
(a)ウェハと前記ウェハ上に周辺回路を準備する工程と、
(b)前記ウェハ上に第1金属層、第1メモリ抵抗体層、及び、第2金属層を第1方向に堆積させ、パターニングし、エッチングする工程と、
(c)エッチングされた前記第1金属層、前記第1メモリ抵抗体層、及び、前記第2金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第2金属層に至るレベルまで平坦化する工程と、
(d)前記第1金属層、前記第2金属層、及び、前記第1メモリ抵抗体層を、前記第1方向と直交する第2方向にパターニングし、エッチングして、前記第1金属層から第1ビット線を形成し、前記第2金属層から第1ワード線を形成する工程と、
(e)エッチングされた前記第1金属層、前記第1メモリ抵抗体層、及び、前記第2金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第2金属層に至るレベルまで平坦化する工程と、
(f)第2メモリ抵抗体層と第3金属層を堆積させる工程と、
(g)前記第3金属層と前記第2メモリ抵抗体層を前記第2方向にパターニングし、エッチングする工程と、
(h)エッチングされた前記第3金属層と前記第2メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第3金属層に至るレベルまで平坦化する工程と、
(i)前記第3金属層と前記第2メモリ抵抗体層を前記第1方向にパターニングし、エッチングして、前記第3金属層から第2ビット線を形成する工程と、
(j)エッチングされた前記第3金属層、前記第2メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第3金属層に至るレベルまで平坦化する工程と、
(k)酸化膜を堆積させる工程と、
(j)上記の工程(b)から工程(k)を繰り返して、第2段目以降のメモリアレイを1または複数段形成する工程と、
を備えることを特徴とする製造方法。
IPC (6件)：
H01L 27/10
, H01L 21/824
, H01L 27/105
, H01L 45/00
, H01L 49/00
, H01L 43/08
H01L27/10 451
, H01L27/10 447
, H01L45/00 Z
, H01L49/00 Z
, H01L43/08 Z
4M119AA11
, 4M119AA19
, 4M119BB05
, 4M119CC02
, 4M119DD43
, 4M119DD52
, 4M119EE23
, 4M119EE27
, 4M119KK14
, 5F083FZ10
, 5F083GA10
, 5F083GA27
, 5F083JA21
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083KA01
, 5F083KA05
, 5F083PR40
, 5F083ZA21
, 5F092AB07
, 5F092AC14
, 5F092AD03
, 5F092BB55
出願人引用 (2件)
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米国特許第7,009,278号明細書
-
米国特許出願公開第2006/0033182号明細書
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