特許

J-GLOBAL ID：200903087960112516

薄膜トランジスタアレイ

発明者： 池田 裕幸
出願人/特許権者： ソニー株式会社
代理人 (1件)： 高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-047967
公開番号（公開出願番号）：特開平5-216067
出願日： 1992年02月04日
公開日（公表日）： 1993年08月27日
要約：

【要約】【目的】 画素開口率を高め且つプロセス整合性の取れた蓄積容量構造を実現する。【構成】 薄膜トランジスタアレイは透明基板1の主面上に形成されたゲート電極を有する複数個の薄膜トランジスタと、この薄膜トラジスタのそれぞれに接続された画素電極10とを備えている。ゲート電極と画素電極10との間には少なくとも2層の絶縁層が設けられている。この絶縁層の少なくとも1層の絶縁層7上に透明補助電極8を設け、この透明補助電極8と画素電極10との間に少なくとも1層の前記絶縁層9が挟持されて蓄積容量成分が形成されている。補助電極8は透明であるので画素開口率に悪影響を及ぼさない。又、透明補助電極8はゲート電極を形成した後設けるのでプロセス整合性が良い。

請求項（抜粋）：

一主面上に形成されたゲート電極及びソース/ドレイン電極を有する複数個の薄膜トランジスタと、この薄膜トランジスタのそれぞれに接続された画素電極と、この画素電極の電荷を保持する為の蓄積容量とを備えた薄膜トランジスタアレイにおいて、前記ゲート電極と前記画素電極との間には少なくとも2層の絶縁層が設けられており、前記蓄積容量が、前記絶縁層の少なくとも1層の絶縁層上に設けられた透明な補助電極と、前記画素電極と、これら補助電極と画素電極の間に挟持された少なくとも1層の前記絶縁層とで構成されている事を特徴とする薄膜トランジスタアレイ。

IPC (5件)：

G02F 1/136 500 ,  G02F 1/133 550 ,  G02F 1/1343 ,  H01L 27/12 ,  H01L 29/784

引用特許：

審査官引用 (4件)

• 特開昭58-088780
  
• 特開昭61-134628
  
• 特開昭58-093090
  
• 特開平1-113731