特許
J-GLOBAL ID：200903087983826508
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-004781
公開番号（公開出願番号）：特開平9-198878
出願日： 1996年01月16日
公開日（公表日）： 1997年07月31日
要約：
【要約】 (修正有)【課題】 高密度なメモリセル構成のCAM(content Addressable Memory)を得る。【解決手段】 メモリセルCn(i,j)は、NチャネルトランジスタN01、N11、N21及びN31により、インバータI1010及びI2020からなるデータ保持部の格納データとサーチ線SLj及びサーチ線SLBjより得られるサーチデータとの不一致を検出する不一致検出回路を構成する。一方、メモリセルCn(i,j)に対して列方向に隣接するメモリセルCp(i,j+1)は、PチャネルトランジスタP01、P11、P21及びP31により、インバータI1212及びI2222からなるデータ保持部の格納データとサーチ線SLj+1及びサーチ線SLBj+1より得られるサーチデータとの不一致を検出する不一致検出回路を構成する。
請求項（抜粋）：
第1及び第2のメモリセルが所定方向に隣接して形成される半導体記憶装置であって、前記第1のメモリセルは、データを格納し、格納したデータの反転/非反転出力を有する第1のデータ保持手段と、第1及び第2のサーチ線と、第1のプリチャージ手段を介して、論理レベル“H”を規定する電源電圧を受ける第1のマッチ線と、前記第1のマッチ線と論理レベル“L”を規定する接地レベルとの間に直列に接続される第1及び第2のN型トランジスタと、前記第1のマッチ線と前記接地レベルとの間に直列に接続される第3及び第4のN型トランジスタとを備え、第1及び第2のN型トランジスタのうち、一方のトランジスタの制御電極は第1のサーチ線に接続され、他方のトランジスタの制御電極は前記第1のデータ保持手段の反転出力を受け、第3及び第4のN型トランジスタのうち、一方のトランジスタの制御電極は第2のサーチ線に接続され、他方のトランジスタの制御電極は前記第1のデータ保持手段の非反転出力を受け、前記第2のメモリセルは、データを格納し、格納したデータの反転/非反転出力を有する第2のデータ保持手段と、第3及び第4のサーチ線と、第2のプリチャージ手段を介して前記接地レベルに接続される第2のマッチ線と、前記第2のマッチ線と前記電源電圧との間に直列に接続される第1及び第2のP型トランジスタと、前記第2のマッチ線と前記電源電圧との間に直列に接続される第3及び第4のP型トランジスタとを備え、第1及び第2のP型トランジスタのうち、一方のトランジスタの制御電極は第3のサーチ線に接続され、他方のトランジスタの制御電極は前記第2のデータ保持手段の反転出力を受け、第3及び第4のP型トランジスタのうち、一方のトランジスタの制御電極は第4のサーチ線に接続され、他方のトランジスタの制御電極は前記第2のデータ保持手段の非反転出力を受ける、半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 15/00 E
, G11C 15/04 A
