特許

J-GLOBAL ID：200903088028242115

ヒステリシス回路

発明者： 藤本 博三
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-299426
公開番号（公開出願番号）：特開平6-152276
出願日： 1992年11月10日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】差動増幅部の二つの入力部を4つのMOSトランジスタ2,3,4,5で構成し、そのうちの一つのトランジスタ5のゲートに任意の入力を加えることにより、ヒステリシス電圧幅を決定する。【構成】差動段増幅部の二つの入力部をそれぞれPMOSトランジスタ2,3,4および5で構成し、トランジスタ2および3には入力VIN1が加わり、トランジスタ4には入力VIN2が加わりトランジスタ5のMOSにはスイッチ8および9を介して入力VIN2よりも電位の高い入力VIHおよび低い入力VILがそれぞれ加わり、出力信号OUTの変化に伴ってスイッチ8および9が交互に導通および非導通になる様にすることにより、ヒステリシスを発生させる。

請求項（抜粋）：

第1,第2のトランジスタの第1の直列体が定電流源に接続され、第3,第4のトランジスタの第2の直列体が前記定電流源に接続され、前記第1のトランジスタと並列に第5のトランジスタを接続し、前記第1,第5のトランジスタのゲートを第1の入力となし、前記第3のトランジスタと並列に第6のトランジスタを接続し、前記第3のトランジスタのゲートを第2の入力となし、前記第6のトランジスタのゲートには、第1のスイッチを介して、前記第2の入力よりも高電位の印加される第3の入力が接続され、かつ第2のスイッチを介して、前記第2の入力よりも低電位の印加される第4の入力が接続されていることを特徴とするヒストリシス回路。

IPC (2件)：

H03F 3/45 ,  H03K 3/353

引用特許：

審査官引用 (3件)

• 特開昭62-122317
  
• 特開平4-105121
  
• 特開平4-288713