特許
J-GLOBAL ID：200903088040477829
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-215917
公開番号（公開出願番号）：特開平8-083495
出願日： 1994年09月09日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 本発明は、複数の動作モードを有する半導体記憶装置の動作速度を向上させること及びそれをチップ面積の増加無しに実現することを目的とする。【構成】 外部アドレス信号に従ってアクセスするモードと、内部で発生されるアドレス位置をアクセスする少なくとも1つ以上のモードとを有する半導体記憶装置であって、通常のメモリセルアレイ1と、冗長メモリセルアレイ2と、複数のモードで実際にアクセスされるアドレス位置が置き換えたメモリセルであるかを判定し、対応するメモリセルがアクセスされるように制御する冗長判定回路21a、21b、22と、いずれのモードであるかを判定するモード判定回路8と、アドレス位置を内部で自動的に発生する内部アドレス発生回路9とを備える半導体記憶装置において、モードの判定と、冗長判定は、少なくとも一部が並行して行われる。
請求項（抜粋）：
外部アドレス信号が指示するアドレス位置をアクセスするモードと、所定のデータに従って内部で発生されたアドレス位置をアクセスする少なくとも1つ以上のモードとを有する半導体記憶装置であって、通常のメモリセルアレイ(1)と、該通常のメモリセルアレイの不良セルを所定の置き換え単位で置き換える冗長メモリセルアレイ(2)と、前記複数のモードで実際にアクセスされるアドレス位置が置き換えるメモリセルであるかを判定し、置き換えるメモリセルがアクセスされる時には前記冗長メモリセルアレイのメモリセルがアクセスされるように制御し、それ以外の時には前記通常のメモリセルアレイがアクセスされるように制御する冗長判定回路(21a、21b、22)と、前記モードのいずれのモードであるかを判定するモード判定回路(8)とを備える半導体記憶装置において、前記モード判定回路によるモードの判定と、前記冗長判定回路による実際にアクセスされるアドレス位置が置き換えたメモリセルであるかの判定は、少なくとも一部が並行して行われることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 11/401
