特許

J-GLOBAL ID：200903088070331322

半導体記憶装置及びそれを用いたシステム

発明者： 久保埜 昌次
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平3-322589
公開番号（公開出願番号）：特開平5-006663
出願日： 1991年11月11日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 低消費電力によるセルフリフレッシュ機能を備えたRAM回路を備えた半導体記憶装置とそれを用いたシステムを提供する。【構成】 ダイナミック型メモリセルを用いたRAMの1回りのセルフリフレッシュ動作を温度依存性を実質的に持たないようにされた発振回路により形成された周期的なパルスに基づいて行うとともに、上記メモリセルにおける情報保持の温度依存性に対応した時定数回路を用いたタイマー回路によりセルフリフレッシュ周期の制御を行う。【効果】 時定数回路を用いたタイマーによりメモリセルの情報記憶量に適合した低消費電力化されたセルフリフレッシュ動作が実現できる。

請求項（抜粋）：

複数のワード線,複数のデータ線及び複数のメモリセルを持つメモリアレイ,上記複数のメモリセルのおのおのは、1つのMOSFETと1つのキャパシタからなると、上記複数のメモリセルのおのおののリフレッシュをするためリフレッシュ指示信号を出力するリフレッシュ手段と、上記リフレッシュ指示信号を受けて、リフレッシュ制御用信号を形成する制御信号形成手段からなり、上記リフレッシュ手段は、一定周期で第一のリフレッシュタイミング信号を出力する第一リフレッシュ信号出力手段と、複数のMOSFETと上記複数のMOSFETのソースに対応して設けられるキャパシタの総和の容量値より1桁小さな容量値を持つキャパシタからなるダミーセルと、上記ダミーセルのキャパシタに保持されている保持電圧と所定の基準電圧とを比較する比較回路と、上記比較回路の出力信号を受け、上記比較回路は上記キャパシタの保持電圧値が上記所定の基準電圧値よりも小さくなったことを示す信号を出力するとき第二のリフレッシュタイミング信号を出力する第二リフレッシュ信号出力手段と、上記第一および第二のリフレッシュタイミング信号を受けて、上記リフレッシュ指示信号を形成する信号形成手段を含むことを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/406 ,  G11C 11/407 ,  G11C 11/401 ,  G11C 11/403 ,  H01L 27/108

FI (6件)：

G11C 11/34 363 L ,  G11C 11/34 354 F ,  G11C 11/34 354 C ,  G11C 11/34 371 G ,  G11C 11/34 371 J ,  H01L 27/10 325 R