特許
J-GLOBAL ID：200903088103020239
出力バッファ回路
発明者：
出願人/特許権者：
,
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-104795
公開番号（公開出願番号）：特開平5-303895
出願日： 1992年04月23日
公開日（公表日）： 1993年11月16日
要約：
【要約】【構成】 信号OE,Aが共に論理“1”のときトランジスタ101,103あるいは102,104の2つのトランジスタの駆動能力で出力端子Oに電流を供給し、出力端子Oにて速やかな充放電がなされるようにする。一方、信号OEが論理“1”、信号Aが論理“0”のときにはトランジスタ103,104の動作をオフに固定し、トランジスタ101,102の駆動能力のみにより出力端子Oに電流を供給し、電流供給能力が下げられた状態にする。【効果】 アクセス時間等の測定の正確さを損なうことなくダイソートテストにおける誤動作を防止することができる。
請求項（抜粋）：
半導体集積回路の内部データを外部に出力するために該半導体集積回路に設けられる出力バッファ回路において、前記内部データの前記外部への出力端子と、前記内部データに応じて前記出力端子を充電あるいは放電する電流供給手段と、この電流供給手段の電流供給能力を変化させる電流制御手段とを備えている出力バッファ回路。
IPC (4件)：
G11C 11/417
, G01R 31/318
, H01L 21/66
, H01L 27/10 481
G11C 11/34 305
, G01R 31/28 B
