特許

J-GLOBAL ID：200903088107356010

多重プロセッサアーキテクチャのためのキャッシュコヒーレンシシステムおよび方法

発明者： パークス,デイビッド
出願人/特許権者： エス・アール・シィ・コンピューターズ・インコーポレイテッド
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2002-514544
公開番号（公開出願番号）：特表2004-505346
出願日： 2001年03月16日
公開日（公表日）： 2004年02月19日
要約：

共有メモリ多重プロセッサコンピュータシステム(100)で用いられるキャッシュコヒーレンシディレクトリ(303)である。データ構造(400)は、キャッシュ可能な記憶場所の各々に関連し、データ構造は、排他的状態(501)、共有状態(502)、アンキャッシュ状態(503)、ビジー状態(506)、ロック状態(504)、およびペンディング状態(524)を表す状態値を記憶するための場所を含む。キャッシュラインが現在1つ以上の他のプロセッサによって用いられている間に、ビジー状態およびペンディング状態が共働してあるプロセッサによって将来用いられるためにキャッシュラインを確保する。

請求項（抜粋）：

複数の独立したプロセッサノードと、複数の記憶場所を含む共有メモリとを含む多重プロセッサシステム内でアトミックアンキャッシュ参照を実現するための方法であって、前記方法は、 少なくともいくつかのプロセッサノード内でキャッシュを実現するステップを含み、各キャッシュは複数のキャッシュエントリを含み、前記方法はさらに、 状態機械を各記憶場所に関連づけるステップを含み、状態機械は、排他的状態、ロック状態、ビジー状態、ペンディング状態、アンキャッシュ状態、共有状態、およびビジーアンキャッシュ状態を含み、前記方法はさらに、 記憶場所の内容を第1のプロセッサノードのキャッシュにコピーすることを含む現在のメモリ動作を行なうステップと、 記憶場所を含むペンディングメモリ動作に応答して、第1のプロセッサノード内のキャッシュラインは第2のプロセッサノードが望む情報のコピーを含むことを表し、さらには記憶場所のための状態機械をビジー状態に遷移するステップと、 第1のプロセッサノードが現在の動作を終了させたという表示に応答して、記憶場所のための状態機械をペンディング状態に遷移するステップとを含み、ペンディング状態の間、記憶場所はいずれのプロセッサノードによるアクセスからもロックされる、方法。

IPC (3件)：

G06F15/177 ,  G06F12/08 ,  G06F15/16

FI (5件)：

G06F15/177 682J ,  G06F12/08 507H ,  G06F12/08 531E ,  G06F12/08 551C ,  G06F15/16 645

Fターム (7件)：

5B005JJ01 ,  5B005KK13 ,  5B005MM01 ,  5B005PP11 ,  5B045DD12 ,  5B045EE03 ,  5B045EE11