特許
J-GLOBAL ID：200903088115198394
半導体メモリ装置およびその冗長方法
発明者：
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-307539
公開番号（公開出願番号）：特開平7-006598
出願日： 1991年11月22日
公開日（公表日）： 1995年01月10日
要約：
【要約】【目的】 本発明の目的は、高集積化に有利な冗長メモリセルアレイを具備する半導体メモリ装置およびその冗長構造を提供することにある。本発明の他の目的は、半導体メモリ装置における最適の冗長効率をもつ冗長構造および冗長方法を提供することにある。【構成】 本発明は半導体メモリ装置、特にDRAM装置の冗長に関するもので、1つまたは2つ以上のノーマルセルアレイに1つの冗長セルアレイを対応させ、1つまたは2つ以上のノーマルセルアレイと上記1つの冗長セルアレイとの間に分離ゲートを設置して、冗長動作モードで上記1つの冗長セルアレイに連結された冗長センスアンプのみを動作させて、上記1つまたは2つ以上のノーマルセルアレイにおけるある一方に欠陥が生じても1つの冗長セルアレイのみで欠陥の補償を可能にすることによつて、半導体メモリ装置の集積率を向上させうるものである。
請求項（抜粋）：
各々がセンスアンプを有する複数のノーマルセルアレイを具備する半導体メモリ装置であつて、相互に隣接するノーマルセルアレイと少なくとも一方のノーマルセルアレイのみに連結される冗長セルアレイと、前記隣接するノーマルセルアレイとノーマルセルアレイとの間のビツトラインを分離信号に応答して分離または接続させる分離ゲート手段と、アドレス信号からノーマルセルの欠陥を感知して、前記冗長セルアレイへのアクセスを制御する冗長制御信号と前記冗長セルアレイのワードラインを選択するワードライン選択信号とを出力する冗長感知手段と、前記冗長制御信号に基づいて、前記冗長セルアレイに連結されるノーマルセルアレイと前記冗長セルアレイに連結されないノーマルセルアレイとの各々に対応するセンスアンプを制御するセンシング信号と、前記分離ゲート手段を分離または接続させる前記分離信号とを出力する制御信号発生手段とを備えることを特徴とする半導体メモリ装置。
IPC (3件)：
G11C 29/00 301
, G11C 11/401
, H01L 21/82
G11C 11/34 371 D
, H01L 21/82 R
