特許

J-GLOBAL ID：200903088119515866

半導体装置およびその製造方法

発明者： 山根 千種
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-336615
公開番号（公開出願番号）：特開2003-142577
出願日： 2001年11月01日
公開日（公表日）： 2003年05月16日
要約：

【要約】【課題】コンタクト形成後に熱処理を行っても、接合リークの増大やコンタクト抵抗の上昇を防止できる半導体装置およびその製造方法を提供する。【解決手段】第1の導電層上に第1の層間絶縁膜を形成し、第1の層間絶縁膜に第1の開口部を形成する工程と、少なくとも第1の開口部の底部に第1の密着層を形成する工程と、第1の開口部内にスパッタリングにより第1のバリアメタル層を形成した後、atomic layer deposition により第2のバリアメタル層を形成する工程と、第1の開口部内に第1のプラグを形成する工程と、第1の熱処理を行う工程と、第1の層間絶縁膜上に第2の層間絶縁膜を形成する工程と、第2の層間絶縁膜に第2の開口部を形成し、第2の開口部内に第2のプラグを形成する工程と、第2の熱処理を行う工程と、第2のプラグ上に第2の導電層を形成する工程とを有する半導体装置の製造方法と、それにより形成される半導体装置。

請求項（抜粋）：

第1の導電層上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜に第1の開口部を形成する工程と、少なくとも前記第1の開口部の底部に第1の密着層を形成する工程と、前記第1の開口部内に前記第1の密着層を介して、スパッタリングにより第1のバリアメタル層を形成する工程と、前記第1のバリアメタル層の表面に、ALD(atomic layer deposition)により第2のバリアメタル層を形成する工程と、前記第1の開口部内に前記第1の密着層、前記第1のバリアメタル層および前記第2のバリアメタル層を介して、導電体からなる第1のプラグを形成する工程と、第1の熱処理を行う工程と、前記第1の層間絶縁膜上に第2の層間絶縁膜を形成する工程と、前記第1の開口部上の前記第2の層間絶縁膜に、第2の開口部を形成する工程と、前記第2の開口部内に導電体からなる第2のプラグを形成する工程と、第2の熱処理を行う工程と、少なくとも前記第2のプラグ上に、前記第1のプラグおよび前記第2のプラグを介して前記第1の導電層に電気的に接続する第2の導電層を形成する工程とを有する半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3205

FI (4件)：

H01L 21/28 Z ,  H01L 21/28 301 R ,  H01L 21/90 D ,  H01L 21/88 R

Fターム (57件)：

4M104BB02 ,  4M104BB14 ,  4M104BB37 ,  4M104CC01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD23 ,  4M104DD31 ,  4M104DD37 ,  4M104DD38 ,  4M104DD43 ,  4M104DD65 ,  4M104DD78 ,  4M104DD83 ,  4M104FF18 ,  4M104FF22 ,  4M104HH01 ,  4M104HH08 ,  4M104HH12 ,  4M104HH14 ,  4M104HH15 ,  4M104HH20 ,  5F033HH08 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK07 ,  5F033LL07 ,  5F033NN06 ,  5F033NN07 ,  5F033NN37 ,  5F033PP06 ,  5F033PP12 ,  5F033PP15 ,  5F033PP17 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ73 ,  5F033QQ74 ,  5F033QQ92 ,  5F033QQ94 ,  5F033QQ98 ,  5F033RR04 ,  5F033XX00 ,  5F033XX01 ,  5F033XX02 ,  5F033XX03 ,  5F033XX04 ,  5F033XX05 ,  5F033XX09 ,  5F033XX13 ,  5F033XX28