特許

J-GLOBAL ID：200903088126201974

CMOSゲートアレイ方式半導体集積回路装置

発明者： 田中 聖
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-185695
公開番号（公開出願番号）：特開平5-013730
出願日： 1991年06月29日
公開日（公表日）： 1993年01月22日
要約：

【要約】【目的】 回路の配線による負荷容量に起因する誤動作を回避できると共に、論理機能からみた半導体集積回路装置の集積度を従来に比して向上させることができるCMOSゲートアレイ方式半導体集積回路装置を提供することを目的とする。【構成】 本発明に係るCMOSゲートアレイ方式半導体集積回路装置においては、第1の基本セル3により構成された第1の基本セル列1及び第2の基本セル4により構成された第2の基本セル列2が設けられている。基本セル4に設けられたPチャネルトランジスタ及びNチャネルトランジスタのトランジスタ幅は、夫々基本セル3に設けられたPチャネル及びNチャネルトランジスタのトランジスタ幅に比して2倍に設定されている。

請求項（抜粋）：

Pチャネルトランジスタ及びNチャネルトランジスタが設けられた基本セルを備えたCMOSゲートアレイ方式半導体集積回路装置において、第1の基本セルが1方向に配列されて構成された第1の基本セル列と、第2の基本セルが前記第1の基本セル列に平行に配列されて構成された第2の基本セル列とを有し、前記第2の基本セルに設けられたPチャネルトランジスタ及びNチャネルトランジスタのトランジスタ幅は夫々前記第1の基本セルに設けられたPチャネルトランジスタ及びNチャネルトランジスタのトランジスタ幅に比して大きく設定されていることを特徴とするCMOSゲートアレイ方式半導体集積回路装置。

IPC (2件)：

H01L 27/118 ,  H01L 27/092

FI (2件)：

H01L 21/82 M ,  H01L 27/08 321 J

引用特許：

審査官引用 (3件)

• 特開平2-201957
  
• 特開昭60-065546
  
• 特開平1-205547