特許

J-GLOBAL ID：200903088131550880

集積回路パターンの形成方法

発明者： 橋本 耕治
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-077390
公開番号（公開出願番号）：特開2007-305970
出願日： 2007年03月23日
公開日（公表日）： 2007年11月22日
要約：

【課題】特性不均衡とチップ面積上の無駄発生を抑制し得るパターン形成法を提供する。【解決手段】処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成し、このレジストをマスクに積層膜最上層の第1の膜を加工し、第1の膜からなるパターンを形成し、第1の膜からなるパターンをレジストパターン形成で部分的に露出し、露出された第1の膜からなるパターンをエッチングプロセスにより選択的に細らせ、第1の膜をマスクに第2の膜を加工し、第1及び第2の膜からなる積層パターンを形成し、第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出し、露出された第1の膜をエッチングにより除去し、第1及び第2の膜の積層パターン、第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成し、第1〜3膜のパターンをマスクにして、第4の膜を加工し、第1〜3の膜を除去する。【選択図】 図16

請求項（抜粋）：

処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、 前記レジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、第1の膜からなるパターンを形成する工程と、 前記第1の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、 前記露出された第1の膜からなるパターンをエッチングプロセスにより選択的に細らせる工程と、 前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜からなる積層パターンを形成する工程と、 前記第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、 前記露出された第1の膜をエッチングにより除去し、前記第2の膜を露出する工程と、 前記第1及び第2の膜の積層パターン、及び前記第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、 前記側壁パターンを形成後、前記露出された第2の膜の部分を除去する工程と、 前記露出された第2の膜の部分を除去した後、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、 前記第1、第2、第3の膜を除去する工程と、 を具備することを特徴とする集積回路パターン形成方法。

IPC (8件)：

H01L 21/306 ,  H01L 21/027 ,  H01L 21/28 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L21/302 105A ,  H01L21/30 502W ,  H01L21/28 E ,  H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371

Fターム (37件)：

4M104BB01 ,  4M104DD62 ,  4M104DD71 ,  4M104GG16 ,  4M104HH14 ,  5F004AA04 ,  5F004DB02 ,  5F004DB14 ,  5F004EA03 ,  5F004EA06 ,  5F004EA07 ,  5F004EA13 ,  5F004EA32 ,  5F004EB02 ,  5F083EP02 ,  5F083EP23 ,  5F083EP32 ,  5F083EP56 ,  5F083EP76 ,  5F083ER22 ,  5F083GA28 ,  5F083JA02 ,  5F083PR05 ,  5F083PR07 ,  5F083PR10 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F101BA26 ,  5F101BA36 ,  5F101BB05 ,  5F101BD22 ,  5F101BD34 ,  5F101BE07 ,  5F101BH13 ,  5F101BH21

引用特許：

出願人引用 (2件)

• 米国特許6,063、688号公報
  
• 米国特許6,475、891号公報