特許
J-GLOBAL ID：200903088142567172
半導体基体の作成方法
発明者：
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平6-005060
公開番号（公開出願番号）：特開平7-211876
出願日： 1994年01月21日
公開日（公表日）： 1995年08月11日
要約：
【要約】【目的】 多孔質シリコン上のエピタキシャルシリコン層を他の基板に貼り合わせて形成するSOI基板の周辺部の品質を改善する。【構成】 多孔質シリコン層3上に単結晶シリコン4をエピタキシャル成長させた第1の基板1を、第2の基板5の絶縁体6上に貼り合わせた後、前記多孔質シリコン層3を除去して形成されるSOI基板の作成方法において、前記第1の基板1及び/又は前記第2の基板5の周辺部に段差を形成する工程(1-1)と、前記第1の基板1と前記第2の基板5とを貼り合わせる工程(1-3)と、前記貼り合わせた基板の周辺部に前記段差により生じた非接着領域7,7’に沿って基板周辺部の前記単結晶シリコン層4を除去する工程(1-4)と、を有することを特徴とする半導体基体の作成方法。
請求項（抜粋）：
多孔質シリコン層上に単結晶シリコンをエピタキシャル成長させた第1の基板を、第2の基板の絶縁体上に貼り合わせた後、前記多孔質シリコン層を除去して形成されるSOI基体の作成方法において、前記第1の基板及び/又は前記第2の基板の周辺部に段差を形成する工程と、前記第1の基板と前記第2の基板とを前記段差を形成した側の面を向かい合わせて貼り合わせる工程と、前記貼り合わせた基板の周辺部に前記段差により生じた非接着領域に沿って前記基板周辺部の前記単結晶シリコン層を除去する工程と、を有することを特徴とする半導体基体の作成方法。
IPC (2件)：
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