特許
J-GLOBAL ID：200903088146574424
誤り率測定用バーストクロック生成回路内蔵回線終端LSI
発明者：
出願人/特許権者：
代理人 (1件)：
沼形 義彰 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-154749
公開番号（公開出願番号）：特開平7-015416
出願日： 1993年06月25日
公開日（公表日）： 1995年01月17日
要約：
【要約】【目的】 ディジタル時分割多重データ伝送方式に用いる回線終端LSIの誤り率測定を連続データ用誤り率測定器で直接測定できるようにする。【構成】 ディジタル時分割多重データ伝送方式に用いる回線終端LSI1に連続データ用誤り率測定器用インターフェイス11を搭載し、誤り率測定器2へ所望の被測定区間のみバーストクロックを出力する。
請求項（抜粋）：
ディジタル時分割伝送方式に用いる回線終端LSIにおいて、バーストデータの誤り率が測定できる連続データ用誤り率測定器インターフェイスを搭載したことを特徴とする回線終端LSI。
IPC (2件)：
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