CMOS集積回路

発明者：
出願人/特許権者：
代理人 (1件)：沢田雅男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-063517
公開番号（公開出願番号）：特開平6-132481
出願日： 1993年02月25日
公開日（公表日）： 1994年05月13日
要約：

【要約】【目的】付加的空間を必要とすることなく、最大のデカップリングコンデンサが得られる装置を提供する。【構成】大規模集積回路における重要な問題は、供給ライン上に乗ったノイズにより引き起こされる。このノイズは、フリップフロップのようなスイッチング要素のスイッチングにより、そして出力段の高負荷により特に生じる。これらの要素は、電圧の比較的大きな変動を生じさせる電流ピークを発生する。経路チャンネルの割増ウェルの形のデカップリングコンデンサによって、標準セルまたは注文配置ブロックを持つCMOS回路の大きな広がりの問題が少なくも解決される。このデカップリングコンデンサは、スイッチング要素のすぐ横に配置されることが、供給ノイズを抑制するために有利である。経路チャンネルは、通常、回路要素を設けるためには何れにしても使用しないため、チップ面の面積は、全くまたは略この割増コンデンサにより増大しない。

請求項（抜粋）：

表面に隣接する略第1導電型の層状領域を持つ半導体本体を有し、前記層状領域には、中間領域により相互に分離されかつ専らではないが特に標準セルの行により形成された少なくとも2つの隣接した回路ブロックが設けられ、前記回路ブロックが、第2導電型のチャンネルを持ち、かつ前記第1導電型の前記層状領域に設けられたMOSトランジスタと、前記第1導電型のチャンネルを持ち、かつ前記第2導電型の第1表面領域に設けられたMOSトランジスタとを有して構築され、一方、前記表面領域が絶縁層により覆われ、当該絶縁層上には前記中間領域の上に設けられた供給ライン及び1以上の信号ラインを有する配線パターンが設けられたCMOS集積回路において、前記第1導電型の前記層状領域には、前記信号ラインの下の前記中間領域区域に、前記第2導電型の1以上の付加的表面領域が設けられ、当該領域が前記供給ラインに電気的に接続されていることを特徴とするCMOS集積回路。

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