特許
J-GLOBAL ID：200903088168694962
半導体装置とその製法
発明者：
出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-022855
公開番号（公開出願番号）：特開平7-099312
出願日： 1994年02月21日
公開日（公表日）： 1995年04月11日
要約：
【要約】【目的】 高温アニールを特に必要としない高電圧/大電力半導体装置。【構成】 MOSFET(100)装置が第1の導電型をもつ炭化シリコン基板(102)を有する。基板(102)の第1の側に第1の導電型をもつ第1のエピタキシャル層(104)が設けられる。第1の導電型をもつドリフト領域(118)が、ゲート電極(112)の第1側でに設けられる。ゲート電極(112)の第2の側で、第1及び第2のソース領域(116,122)が設けられる。第1及び第2のソース領域(116,122)は反対の導電型である。ソース電極(126)が第1及び第2のソース領域(116,122)を電気的に接続する。ドレイン電極(128)が基板の第2の側に設けられている。
請求項（抜粋）：
炭化シリコンで構成された第1の導電型の基板と、該基板の第1の側に設けられた第2の導電型をもつ第1のエピタキシャル層と、第1及び第2の側をもっていて、前記第1のエピタキシャル層の上方に配置されたゲート電極と、該ゲート電極の第1の側で前記第1のエピタキシャル層内に配置されていて、前記第1のエピタキシャル層の中を伸びる延長部をもつ前記第1の導電型のドリフト領域と、前記ゲート電極の第2の側で前記第1のエピタキシャル層内に配置された第1及び第2のソース/ドレイン領域とを有し、該第1のソース/ドレイン領域は前記第1の導電型であり、前記第2のソース/ドレイン領域が前記第2の導電型である半導体装置。
FI (2件)：
H01L 29/78 301 B
, H01L 29/78 301 X
