特許
J-GLOBAL ID：200903088191268687
演算装置及び演算方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-158265
公開番号（公開出願番号）：特開平11-007377
出願日： 1997年06月16日
公開日（公表日）： 1999年01月12日
要約：
【要約】【課題】 メモリに記憶した2Nビットよりなるワードを構成する、各々整数画素データであるNビットよりなる上位及び下位ハーフワードを演算して、メモリへの少ないアクセスによりハーフ・ペルを算出するための演算装置を提供する。【解決手段】 2Nビットよりなるワードを順次記憶するための第1のレジスタ20と、各々第1のレジスタ20から受け取ったワードの上位ハーフワードを右詰めし又は0に置き換えて生成ワードを生成するための、第1及び第2生成手段23及び34と、該第2生成手段34から受け取った生成ワードを記憶するための第2のレジスタ33と、第1生成手段23と第2のレジスタ33とから各々受け取った生成ワード同士と受け取った1又は2よりなる加算値ADDとを加算するための加算器40と、該加算器40から受け取った加算結果を加算値ADDに等しいビット数だけ右論理シフトするための1,2ビット右シフタ50とを備える。
請求項（抜粋）：
各々Nビット(Nは整数)からなる上位及び下位ハーフワードにより構成されるワードに基づき、第1のモードにおいて上位及び下位ハーフワードを、第2のモードにおいて2つの上位ハーフワード同士を、第3のモードにおいて2つの下位ハーフワード同士を各々加算するための演算装置であって、第1、第2及び第3ワードを順次記憶するための第1のレジスタと、前記第1のレジスタから、前記第1のモードにおいて2サイクル毎に順次読み出した第1及び第2ワードに基づいて該ワードの上位ハーフワードを右詰めして下位ハーフワードとし、上位ハーフワードをすべて0に置き換え、前記第2のモードにおいて1サイクル毎に順次読み出した第1、第2及び第3ワードに基づいて該ワードの上位ハーフワードを右詰めして下位ハーフワードとし、上位ハーフワードをすべて0に置き換え、かつ、前記第3のモードにおいて1サイクル毎に順次読み出した第1、第2及び第3ワードに基づいて該ワードの上位ハーフワードをすべて0に置き換えて、各々生成ワードを生成するための第1生成手段と、前記第1のレジスタから前記第1生成手段より各々1サイクル遅れて、前記第1のモードにおいて順次読み出した第1及び第2ワードに基づいて該ワードの上位ハーフワードをすべて0に置き換え、前記第2のモードにおいて順次読み出した第1、第2及び第3ワードに基づいて該ワードの上位ハーフワードを右詰めして下位ハーフワードとし、上位ハーフワードをすべて0に置き換え、かつ、前記第3のモードにおいて順次読み出した第1、第2及び第3ワードに基づいて該ワードの上位ハーフワードをすべて0に置き換えて、各々生成ワードを生成するための第2生成手段と、各々のモードの各サイクルにおいて前記第2生成手段から順次受け取った生成ワードを各々記憶するための第2のレジスタと、各々のモードの各サイクルにおいて前記第1生成手段と前記第2のレジスタとから各々受け取った生成ワードを加算するための加算手段とを備えたことを特徴とする演算装置。
IPC (4件)：
G06F 7/00
, G06F 17/18
, G06T 1/00
, H04N 7/32
G06F 7/00 D
, G06F 15/36
, G06F 15/66 J
, H04N 7/137 Z
