特許
J-GLOBAL ID：200903088209958740
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-002713
公開番号（公開出願番号）：特開平6-209112
出願日： 1993年01月11日
公開日（公表日）： 1994年07月26日
要約：
【要約】【目的】 消費電力が小さく、かつ信頼性を向上させた半導体記憶装置を提供する。【構成】 書き込みは、図1Aに示す電圧を印加することにより、セルC21、C22、C23のチャネル領域16にチャネルが形成される。選択セルC22のチャネル領域16に0Vが転送され、F-Nトンネリングにより選択セルC22が書き込み状態となる。非選択セルC21,C23については、チャネル領域16に書き込み禁止電圧7Vが転送され、誤って書き込み状態となることはない。【効果】 F-N電流で書き込みを行なう為、電子の注入効率が高く、トンネル酸化膜の劣化もない。
請求項（抜粋）：
A)a1)〜a10)を備え、マトリックス状に配置された単一メモリセル、a1)第1領域、a2)第1領域に隣接して形成された第1の電路形成可能領域、a3)第1の電路形成可能領域に隣接して形成された第3領域、a4)第3領域に隣接して形成された第2の電路形成可能領域、a5)第2の電路形成可能領域に隣接して形成された第2領域、a6)第1の電路形成可能領域の上方に設けられた第1の絶縁膜、a7)第2の電路形成可能領域の上方に設けられた第2の絶縁膜、a8)第2の絶縁膜の上方に設けられた第2の電路形成可能領域用の第2制御電極、a9)第1の絶縁膜を介して第1の電路形成可能領域の上方に設けられた浮遊型電極、a10)第2制御電極および浮遊型電極の上方に設けられた第3の絶縁膜、a11)第3の絶縁膜を介して前記浮遊型電極の上方に設けられた第1の電路形成可能領域用の第1制御電極、B)同一行に配置された単一メモリセルの第2制御電極は、電気的に接続されることにより、第2制御電極ラインを形成しており、C)同一列に配置された単一メモリセルの第1領域は電気的に接続されることにより、第1領域ラインを形成しており、D)同一列に配置された単一メモリセルの第2領域は電気的に接続されることにより、第2領域ラインを形成しており、E)隣接する列に配置された単一メモリセルの第1領域ラインと第2領域ラインを領域ラインとして共用するとともに、F)同一列に配置された単一メモリセルの第1制御電極は電気的に接続されることにより、第1制御電極ラインを形成していること、を特徴とする半導体記憶装置。
IPC (4件)：
H01L 29/788
, H01L 29/792
, G11C 17/00
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
