特許

J-GLOBAL ID：200903088221910966

低オン抵抗の高電圧MOSトランジスタ

発明者： クラス エッチ.エクルンド
出願人/特許権者： パワー インテグレーションズ,インコーポレイテッド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-010420
公開番号（公開出願番号）：特開平6-291263
出願日： 1994年02月01日
公開日（公表日）： 1994年10月18日
要約：

【要約】【目的】 相対的に低いオン抵抗を有する高電圧MOSトランジスタを提供する。【構成】 延在ドレイン領域が、反対の導電性物質の基板の頂部に形成される。延在ドレイン領域の物質と反対の導電性の物質の層が、電界効果ピンチオフ空乏ゾーンが埋設層の上と下に延在するように該延在ドレイン領域内に埋設される。基板と同種の物質の該層が、延在ドレイン領域と同じマスクウインドを用いイオン注入により形成される。該頂上層は、該埋設層と延在ドレイン領域の両方を覆い、それ自身シリコン酸化膜層により覆われる。該延在ドレインを流れる電流は、それらの間で延在ドレインをピンチオフする電圧が加えられたとき、電界効果により該基板及び埋設層によって制御される。

請求項（抜粋）：

ソースと、ゲートと、ドレインと、前記ゲートの下にある、前記ドレイン、ソース間のエンハンスメント型チャンネルと、を有する金属酸化膜半導体(MOS)電界効果トランジスタ(FET)と、前記MOSFETドレインに接続されたソースと、外部の高電圧と接続するためのドレインと、前記MOSFETソースに接続されたゲートとを有し、前記JFETゲートが、同じ導電タイプの半導体材料でできた平行プレーナ頂上層及びプレーナドレイン領域との間に横方向に配置され、前記ドレイン領域と前記頂上層が、前記MOSFETドレインから前記JFETソースへの電流を伝導できる接合FETと、を単一の半導体基板に有することを特徴とする高電圧トランジスタ。

IPC (3件)：

H01L 27/088 ,  H01L 27/02 ,  H01L 29/784

FI (2件)：

H01L 27/08 102 A ,  H01L 29/78 301 J

引用特許：

審査官引用 (2件)

• 特開昭64-084667
  
• 特開昭63-314869