特許

J-GLOBAL ID：200903088244908535

半導体素子の実装方法

発明者： 木村 親夫 ,  中川 敦
出願人/特許権者： 新日本無線株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-315322
公開番号（公開出願番号）：特開2000-114423
出願日： 1998年09月30日
公開日（公表日）： 2000年04月21日
要約：

【要約】 (修正有)【課題】 低コストで高周波特性の良いガンダイオードを提供する。【解決手段】 半絶縁性の平板基板の表面に信号電極32を形成し裏面に接地電極33を形成したマイクロストリップ線路の表面に、接地電極からヴィアホールを介して接続される表面接地電極35を形成し、基板上に半導体層が順に積層された半導体素子において、半導体層に電圧を印加するために最上層の半導体層に形成された第1、第2の電極と、第1の電極の周囲から半導体層に向けて切り込まれ、旦つ第1の電極が接続される半導体層を半導体素子として機能させる領域として区画する凹部と、素子が形成されている基板の周辺部をすべて覆うように形成された第2の電極とを備えた素子が基板に接続搭載され、第1、第2電極の一部が表面接地電極、マイクロストリップ線路にそれぞれ接続し、第2の電極と基板との接続搭載により素子が外気に対して密封されている構成とした。

請求項（抜粋）：

半絶縁性又は絶縁性の平板基板の表面に信号電極を形成し裏面に接地電極を形成したマイクロストリップ線路の該表面に、前記裏面の接地電極からヴィアホールを介して接続される表面接地電極を形成し、半導体基板上に、第1の半導体層、若しくは複数の半導体層が順に積層された半導体素子において、前記の半導体層に電圧を印加するために前記半導体基板の最上層に積層された半導体層に形成された第1、第2の電極と、前記第1の電極の周囲から前記第1の半導体層、若しくは複数の半導体層に向けて切り込まれ、且つ前記第1の電極が接続される前記第1の半導体層、若しくは複数の半導体層を半導体素子として機能させる領域として区画する凹部と、前記半導体素子が形成されている半導体基板の周辺部をすべて覆うように形成された前記第2の電極とを備えた半導体素子が、前記絶縁性若しくは半絶縁性基板に接続搭載され、前記第1の電極、前記第2電極の一部が前記表面接地電極、前記マイクロストリップ線路にそれぞれ接続し、前記第2の電極と前記半絶縁性基板との接続搭載により前記半導体素子が外気に対して密封されていることを特徴とする半導体素子の実装方法。

IPC (3件)：

H01L 23/12 301 ,  H01L 23/12 ,  H01L 47/02

FI (3件)：

H01L 23/12 301 D ,  H01L 23/12 301 J ,  H01L 47/02