特許
J-GLOBAL ID:200903088264908680

誤り訂正方法およびメモリ回路

発明者:
出願人/特許権者:
代理人 (1件): 長尾 常明
公報種別:公開公報
出願番号(国際出願番号):特願2003-308163
公開番号(公開出願番号):特開2005-078721
出願日: 2003年09月01日
公開日(公表日): 2005年03月24日
要約:
【課題】 メモリに対して読み書きするデータの誤り訂正時の計算機負担を軽減する。 【解決手段】 メモリセルに対して4ビットのデータを読み書きする際の誤り訂正をビットグループ毎に行う。上位2ビットの各ビットグループについてはビタビ符号を用いて誤り訂正を行い、下位2ビットの各ビットグループについてはターボ符号又はLDPC符号を用いて誤り訂正を行う。【選択図】 図1
請求項(抜粋):
メモリセルに対して読み書きするn(n≧2)ビットのデータの誤り訂正をビットグループ毎に行うメモリ回路における誤り訂正方法であって、 前記各ビットのビット誤り確率に対応し且つ前記メモリ回路が組み込まれたシステムが要求する誤り確率を満足するために必要十分な誤り訂正能力を有する符号を使用して前記各ビットグループ毎に誤り訂正処理を行うことを特徴とする誤り訂正方法。
IPC (8件):
G11C29/00 ,  G06F11/08 ,  G06F11/10 ,  G11C16/02 ,  G11C16/06 ,  H03M13/19 ,  H03M13/29 ,  H03M13/41
FI (9件):
G11C29/00 631Q ,  G06F11/08 310A ,  G06F11/10 320A ,  G06F11/10 330N ,  H03M13/19 ,  H03M13/29 ,  H03M13/41 ,  G11C17/00 639C ,  G11C17/00 641
Fターム (22件):
5B001AA02 ,  5B001AA10 ,  5B001AB02 ,  5B001AD03 ,  5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD13 ,  5B025AE05 ,  5B025AE08 ,  5J065AA01 ,  5J065AB01 ,  5J065AC04 ,  5J065AD01 ,  5J065AD10 ,  5J065AE06 ,  5J065AF03 ,  5J065AG06 ,  5J065AH06 ,  5L106AA10 ,  5L106BB12 ,  5L106EE02
引用特許:
審査官引用 (9件)
全件表示

前のページに戻る