特許

J-GLOBAL ID：200903088285392756

半導体集積回路装置およびその製造方法

発明者： 橋本 剛 ,  中井 潔 ,  伊藤 豊 ,  宮野 裕之 ,  利穂 吉郎 ,  牧村 智佐 ,  岩井 秀俊
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-349831
公開番号（公開出願番号）：特開平11-186353
出願日： 1997年12月18日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】 半導体ウェハのチップの面積の縮小に対しても、TEG用パッドを含むTEG領域を十分な面積で確保することができる半導体集積回路装置およびその製造方法を提供する。【解決手段】 ダイナミック形のメモリセルによるDRAMチップを形成した半導体ウェハであって、DRAMチップが形成された複数の本体領域2と、これらの間に形成された複数のスクライブ領域3とから構成され、スクライブ領域3で切断されて本体領域2に形成されたDRAMチップが個々のチップに分割される。特に、スクライブ領域3には、各層に形成されたTEG8にTEG用配線9を介して接続されたTEG用パッド10の下層に、このパターンが形成される以前の工程に使用される検査パターン11、合わせパターン12などのウェハ処理の前工程プロセスに必要不可欠なパターンが形成されている。

請求項（抜粋）：

半導体ウェハにチップ単位で集積回路が形成されるとともに、この集積回路が形成された本体領域を除くスクライブ領域にTEGが形成されている半導体集積回路装置であって、前記スクライブ領域に形成されたTEG用パターンの下層に、前記半導体ウェハのウェハ処理工程の繰り返しによる前工程プロセス内のみに必要なパターンが形成されていることを特徴とする半導体集積回路装置。