特許

J-GLOBAL ID：200903088306245392

アドレス加算器付きキヤツシユメモリ装置

発明者： 中山 貴司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-164862
公開番号（公開出願番号）：特開平5-012118
出願日： 1991年07月05日
公開日（公表日）： 1993年01月22日
要約：

【要約】【構成】アドレス計算のために加算器11により2つの入力2進数を加算し、この加算器11の下位桁出力をアドレスとしてデータ用メモリ12にデータを格納し、このデータ用メモリ12がどのアドレスのものかをタグ用メモリ13に記憶する。比較器14は加算器11の上位桁出力とタグ用メモリ13の出力を比較し、加算器11の出力の下位桁の下位桁部分をタグ用メモリ13の行アドレスに入力し、加算器11の出力の下位桁の上位桁部分をタグ用メモリ13の列アドレスに入力する。【効果】タグ用メモリ13の行アドレスによるアクセス時間が列アドレスによるアクセス時間より短いので、これに加算器11の演算時間を合わせて、遅延時間に無駄のないメモリを得る。

請求項（抜粋）：

アドレス計算に2つの入力2進数を加算する加算器と、この加算器の下位桁出力をアドレスとしてデータを格納するデータ用メモリと、このデータ用メモリがどのアドレスのものかを記憶するタグ用メモリと、前記加算器の上位桁出力と前記タグ用メモリの出力を比較する比較器とを備え、前記加算器の出力の下位桁の下位桁部分を前記タグ用メモリの行アドレスに入力し、前記加算器出力の下位桁の上位桁部分を前記タグ用メモリの列アドレスに入力することを特徴とするアドレス加算器付きキャッシュメモリ装置。