特許

J-GLOBAL ID：200903088314890957

ストレージ装置

発明者： 阿部 誠一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-291629
公開番号（公開出願番号）：特開2006-107045
出願日： 2004年10月04日
公開日（公表日）： 2006年04月20日
要約：

【課題】 マイクロプロセッサ内にソフトエラーが発生しても、ホストに対して故障と認識させずに処理を継続することのできるストレージ装置を提供する。【解決手段】 ストレージ装置10において、ホスト800との間でデータ転送を制御する複数のホストインタフェース制御回路100と、物理記憶デバイス300との間でデータ転送を制御するディスクインタフェース制御回路200と、データを一時的に記憶するキャッシュメモリ基板400と、ホストインタフェース制御回路100、ディスクインタフェース制御回路200、キャッシュメモリ基板400を接続するスイッチ基板500とを備え、ホストインタフェース制御回路100は、2つ以上のCPU121を有し、CPU121にソフトエラーが発生した際、ソフトエラーが発生していないCPU121にホスト800とのデータ転送処理を引き継ぎ、ソフトエラーが発生したCPU121に対するリセット処理を行う。【選択図】 図1

請求項（抜粋）：

上位装置との間でデータ転送を制御する複数のホストインタフェース制御回路と、 物理記憶デバイスとの間でデータ転送を制御するディスクインタフェース制御回路と、 前記データを一時的に記憶するキャッシュメモリと、 前記ホストインタフェース制御回路、ディスクインタフェース制御回路、キャッシュメモリを接続するスイッチとを備え、 前記ホストインタフェース制御回路は、2つ以上のマイクロプロセッサを有し、 前記マイクロプロセッサにソフトエラーが発生した際、前記ソフトエラーが発生していないマイクロプロセッサに前記上位装置とのデータ転送処理を引き継ぎ、前記ソフトエラーが発生したマイクロプロセッサに対するリセット処理を行うことを特徴とするストレージ装置。

IPC (3件)：

G06F 3/06 ,  G06F 12/08 ,  G06F 12/16

FI (6件)：

G06F3/06 301G ,  G06F3/06 304B ,  G06F12/08 511Z ,  G06F12/08 541B ,  G06F12/08 557 ,  G06F12/16 310E

Fターム (13件)：

5B005JJ01 ,  5B005MM12 ,  5B005VV13 ,  5B005WW12 ,  5B018GA06 ,  5B018KA15 ,  5B018MA03 ,  5B018QA20 ,  5B018RA11 ,  5B065BA01 ,  5B065CA11 ,  5B065CA12 ,  5B065EA12

引用特許：

出願人引用 (1件)

• ディスクアレイ装置とそのデータ転送方法、データ転送プログラム
  公報種別：公開公報   出願番号：特願2001-248831   出願人：日本電気株式会社