特許

J-GLOBAL ID：200903088348231740

2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法

発明者： 小島 敏明
出願人/特許権者： 日本モトローラ株式会社
代理人 (1件)： 藤村 元彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-293343
公開番号（公開出願番号）：特開平8-153809
出願日： 1994年11月28日
公開日（公表日）： 1996年06月11日
要約：

【要約】【目的】 メモリの記憶容量の増大化に寄与する。【構成】 半導体基板1に互いに離隔して形成されたソース2及びドレイン3と、半導体基板上のソースとドレインとの間に積層された単一の第1フローティングゲート4Aと、第1のフローティングゲートに対向しかつ互いに離隔して配された複数の第2フローティングゲート4B1 〜4Bn とからなる記憶セルトランジスタを有するデュアルフローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ。【効果】 第2フローティングゲートがそれぞれデータビットに対応するキャリアを蓄積し、第1フローティングゲートが全ての第2フローティングゲートに蓄積されたキャリアの総和量に応じてドレイン電流の閾値を定めるので、1つの記憶セルで2つ以上のビットのデータをセーブすることができる。

請求項（抜粋）：

半導体基板に互いに離隔して形成されたソース及びドレインと、前記半導体基板上の前記ソースと前記ドレインとの間に配された単一の第1のフローティングゲートと、前記第1のフローティングゲートに対向しかつ互いに離隔して配された複数の第2のフローティングゲートとからなる記憶セルトランジスタを有することを特徴とする2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 307 D ,  G11C 17/00 308