特許
J-GLOBAL ID：200903088349730332
利得可変回路
発明者：
出願人/特許権者：
代理人 (1件)：
本庄 伸介
公報種別：公開公報
出願番号（国際出願番号）：特願平5-155164
公開番号（公開出願番号）：特開平7-015259
出願日： 1993年06月25日
公開日（公表日）： 1995年01月17日
要約：
【要約】【目的】 利得可変回路において、利得可変時における直流バイアス変動を抑え、安定で広帯域な利得可変回路を実現することを目的とする。【構成】 従来の利得可変回路に、トランジスタ4,7を加えることで、利得可変時における直流バイアス安定化トランジスタ9のエミッタ電流の変動を小さくする。その結果、従来の回路に比べ、エミッタ電流の変動が小さい分、出力端子の直流バイアス変動が小さくなる。
請求項（抜粋）：
電子回路に用いられる信号増幅回路の利得を制御するための利得可変回路において、第1のトランジスタ(1)及び第2のトランジスタ(2)から構成される差動トランジスタ対と2つの負荷抵抗(10,11)と電流源(14)とから構成される差動増幅器と、利得制御回路(A)とから構成され、第1のトランジスタ(1)のベースは信号入力端子Vinに接続され、第2のトランジスタ(2)のベースは信号入力端子[Vin]に接続され、電流源(14)の一端は前記差動トランジスタ対の双方のエミッタに接続され、かつ他端は低電圧側電源端子Veeに接続され、利得制御回路(A)は、第3から第9までの7個のトランジスタと1個の抵抗とから構成され、第3のトランジスタ(3)のエミッタと第4のトランジスタ(4)のエミッタと第5のトランジスタ(5)のエミッタとは、前記差動トランジスタ対の第1のトランジスタ(1)のコレクタに接続され、第6のトランジスタ(6)のエミッタと第7のトランジスタ(7)のエミッタと第8のトランジスタ(8)のエミッタとは、前記差動トランジスタ対の第2のトランジスタ(2)のコレクタに接続され、第3のトランジスタ(3)のベースと第8のトランジスタ(8)のベースとは一方の利得制御端子Vgc1 に接続され、第4のトランジスタ(4)のベースと第5のトランジスタ(5)のベースと第6のトランジスタ(6)のベースと第7のトランジスタ(7)のベースとは他方の利得制御端子Vgc2 に接続され、第3のトランジスタ(3)のコレクタと第1の負荷抵抗(10)の一方の端子とは出力端子Vout に接続され、第8のトランジスタ(8)のコレクタと第2の負荷抵抗(11)の一方の端子とは出力反転端子[Vout ]に接続され、第1の負荷抵抗(10)と第2の負荷抵抗(11)のそれぞれの他方の端子と第4のトランジスタ(4)のコレクタと第7のトランジスタ(7)のコレクタとは第9のトランジスタ(9)のエミッタに接続され、第5のトランジスタ(5)のコレクタと第6のトランジスタ(6)のコレクタと第3の抵抗(13)の一方の端子とは第9のトランジスタ(9)のベースに接続され、第3の抵抗(13)のもう一方の端子と第9のトランジスタ(9)のコレクタとは高電圧側電源端子Vccに接続されていることを特徴とする利得可変回路。
IPC (3件)：
H03G 3/10
, H03F 3/34
, H03F 3/45
