特許

J-GLOBAL ID：200903088370642486

昇圧回路

発明者： 和田 正志 ,  古野 毅
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-075320
公開番号（公開出願番号）：特開平7-264842
出願日： 1994年03月22日
公開日（公表日）： 1995年10月13日
要約：

【要約】 (修正有)【目的】 昇圧回路の所要段数を削減しその立ち上がり時間を短縮して、昇圧回路を含むフラッシュメモリ等のチップ面積を縮小しその高性能化を図る。【構成】 昇圧回路VBを、クロック信号CK1のハイレベルを受けて選択的にオン状態とされるMOSFETP2,P3,P5,P6,P8,P9と、クロック信号CK1のハイレベルを受けて選択的にオン状態とされるMOSFETN1〜N3と、クロック信号CK2のハイレベルを受けて選択的にオン状態とされるMOSFETP1,P4,P7とを基本に構成する。これにより、クロック信号CK1がハイレベルとされるとき、キャパシタC1〜C3を実質的に並列結合してその上部電極を電源電圧VCCまで充電し、クロック信号CK2がハイレベルとされるとき、これらのキャパシタを実質的に直列結合して高電圧供給点VPPにおける電位を一気に(Q+1)×VCCまで押し上げる。

請求項（抜粋）：

第1のタイミングで実質的に並列結合されて充電され、上記第1のタイミングと重複しない第2のタイミングで実質的に直列結合されて放電される複数の容量手段を含むことを特徴とする昇圧回路。

IPC (4件)：

H02M 3/07 ,  G11C 16/06 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

G11C 17/00 309 D ,  H01L 27/04 G