特許

J-GLOBAL ID：200903088375149524

検証パターン抽出装置とその方法

発明者： 取屋 浩史
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願2001-268143
公開番号（公開出願番号）：特開2003-076742
出願日： 2001年09月05日
公開日（公表日）： 2003年03月14日
要約：

【要約】【課題】 レイアウトに対する実配線長検証を行うに際し、検証の信頼性を確保しながら検証時間を抑制することを目的とする。【解決手段】 遅延情報201および周辺情報206から修正により影響を受ける外部端子を抽出し(S208)、さらに、検証パターン209から機能別に区分されたパターンブロック毎に影響のある外部端子(S210)とその状態遷移の頻度を抽出して(S211)して、修正に対する検証に必要となる検証パターンを判定・選別することにより(S213)、検証の信頼性を確保しながら検証時間を抑制することができる。

請求項（抜粋）：

レイアウトと実配線長検証を繰り返して半導体集積回路を設計するに際し、修正したレイアウトデータから遅延情報と修正した回路にレイアウト的に隣接する回路情報を示す周辺情報と修正後の論理情報を抽出する工程と、検証パターンから機能別に区分されたパターンブロック毎に影響のある外部端子とその状態遷移の頻度を抽出してパターン情報として出力する工程と、前記遅延情報と前記周辺情報と前記論理情報と前記パターン情報により修正に必要な機能別に区分された検証パターンを選別する工程とを有し、修正の検証を行うことに対して必要最小限に最適化された検証パターンを抽出することを特徴とする検証パターン抽出方法。

IPC (4件)：

G06F 17/50 674 ,  G06F 17/50 668 ,  G06F 17/50 670 ,  H01L 21/82

FI (4件)：

G06F 17/50 674 ,  G06F 17/50 668 M ,  G06F 17/50 670 G ,  H01L 21/82 T

Fターム (10件)：

5B046AA08 ,  5B046BA06 ,  5F064DD02 ,  5F064EE02 ,  5F064EE08 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH10 ,  5F064HH14