特許

J-GLOBAL ID：200903088375734028

半導体記憶装置

発明者： 高島 大三郎 ,  白武 慎一郎 ,  稲場 恒夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-108691
公開番号（公開出願番号）：特開平8-340089
出願日： 1995年05月02日
公開日（公表日）： 1996年12月24日
要約：

【要約】【目的】 金属配線のルールを緩和することができ、かつチップサイズの増大やゲート配線の低抵抗化を要することなく高速化をはかり得るDRAMを提供すること。【構成】 複数本のゲート配線からなるワード線と複数本のビット線との交点に選択的にメモリセルが配置されるメモリセルアレイと、ワード線方向のメモリセルアレイ端に配置されるメインロウデコーダM・R/Dと、メモリセルアレイをワード線方向に分割した各サブアレイの端に配置されるサブロウデコーダS・R/Dとを備えたDRAMにおいて、ゲート配線SWLより上層にサブロウデコーダS・R/Dからの金属配線層MWLを形成し、サブアレイをワード線方向に2分割した位置で、金属配線層MWLとゲート配線SWLとのコンタクトを取ること。

請求項（抜粋）：

複数本のゲート配線からなるワード線と複数本のビット線との交点に選択的にメモリセルが配置されるメモリセルアレイと、ワード線方向のメモリセルアレイ端に配置されるメインロウデコーダと、メモリセルアレイをワード線方向に分割した各サブアレイの端に配置されるサブロウデコーダとを備えた半導体記憶装置において、前記ゲート配線より上層に前記サブロウデコーダからの第1の配線層を形成し、前記サブアレイをワード線方向に2分割した位置で、第1の配線層とゲート配線とのコンタクトを取ることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401

FI (3件)：

H01L 27/10 681 A ,  G11C 11/34 371 K ,  H01L 27/10 681 B

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-241719   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 特開平4-318392
  
• 特開平4-346470