特許

J-GLOBAL ID：200903088379677665

半導体記憶素子およびその形成方法

発明者： 山野辺 智美
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-126117
公開番号（公開出願番号）：特開平10-056142
出願日： 1997年05月15日
公開日（公表日）： 1998年02月24日
要約：

【要約】【課題】 低いゲート電圧で情報の書き込みおよび読み取りを行えるFETから成る半導体記憶素子およびその形成方法を提供すること。【解決手段】 FET を少なくとも具えた半導体記憶素子の強誘電体膜をBIT 膜であって、該膜を構成するBIT のc 軸がFET の下部電極膜の上側表面に対して実質的に垂直に配向していて、BIT の化学量論組成に対してBiの組成比率が多くなっているBIT を含む下層膜と、化学量論組成のBIT を含む単層または複数の層の上層膜との積層膜で構成される当該BIT 膜としたものとする。また、このBIT 膜を、a)Ti源およびBi源を溶解していて、BIT の化学量論組成から定まるTiに対するBiのモル比率より、Biのモル比率が多くなっている有機溶剤溶液から成る第1塗布液を用いて下層膜を形成する工程と、b)Ti源およびBi源を溶解していて、化学量論組成から定まるモル比率のBIT の有機溶剤溶液から成る第2塗布液を用いて、この第2塗布液を、下層膜上に、塗布した後に焼成することを1回または複数回繰り返すことにより、上層膜を形成する工程とを含んで形成する。

請求項（抜粋）：

上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、前記強誘電体膜を、1)チタン酸ビスマス膜であって、2)該膜を構成するチタン酸ビスマスのc軸が前記下部電極膜の上側表面に対して実質的に垂直に配向していて、3)チタン酸ビスマスの化学量論組成に対してビスマスの組成比率が多くなっているチタン酸ビスマスを含む下層膜と、化学量論組成のチタン酸ビスマスを含む単層または複数の層の上層膜との積層膜で構成される当該チタン酸ビスマス膜としたことを特徴とする半導体記憶素子。

IPC (6件)：

H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 451 ,  H01L 27/10 651 ,  H01L 29/78 371