特許

J-GLOBAL ID：200903088382514190

論理回路の生成方法

発明者： 松本 和彦 ,  新舎 隆夫 ,  中島 裕之 ,  碇谷 幸夫 ,  彦坂 満弘 ,  桑原 信浩
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立マイコンシステム
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-334708
公開番号（公開出願番号）：特開平5-165918
出願日： 1991年12月18日
公開日（公表日）： 1993年07月02日
要約：

【要約】【構成】マクロ仕様を機能論理ファイル110から入力し、ひな型論理定義テーブル112に定義してあるブール式セットをビット幅に応じて変形し、関数選択テーブル113と関数定義テーブル114を参照してマクロゲートに対応するブール式セットを関数で置換し、基本ゲートテーブル115とマクロゲートテーブル116を参照してゲートを割当て、論理回路ファイル111に出力する。一方、基本ゲートテーブル115とマクロゲートテーブル116はゲートライブラリ121から生成する。【効果】回路系毎の参照データの作成を不要にし、論理マクロからCMOS回路系及びECL回路系の最適な論理回路を高速に生成することができる。

請求項（抜粋）：

計算機を使用する論理装置の論理設計自動化システムにおいて、論理マクロの論理機能の種別を表すマクロ種と論理マクロの前記論理機能の大きさを表すビット幅からなる論理マクロ記述データを入力する第一ステップと、前記論理マクロのマクロ種をキーにして前記論理マクロの論理機能の上限を表す最大ビット幅の論理機能をブール式セットで定義したひな型論理をひな型論理定義データから検索する第二ステップと、前記論理マクロの指定されたビット幅に応じて当該ブール式セットを変形して前記論理マクロの論理機能を定義するブール式セットを生成する第三ステップと、前記第三ステップで生成したブール式セットの各ブール式にAND,ORゲートのような基本ゲートを前記基本ゲートの定義データから検索して割当て、前記論理マクロの論理回路を生成する第四ステップとからなることを特徴とする論理回路の生成方法。