特許

J-GLOBAL ID：200903088468688212

デバッガ装置、デバッグ方法及び記録媒体

発明者： 水野 勝浩
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-292789
公開番号（公開出願番号）：特開2002-108650
出願日： 2000年09月26日
公開日（公表日）： 2002年04月12日
要約：

【要約】【課題】 この発明は、シリアル伝送される分岐先アドレスを完全に特定できなかった場合には分岐先アドレスを予測して復元することを課題とする。【解決手段】 この発明は、メモリイメージ・リファレンス情報と、ジャンプラベル変換手段4で生成されたジャンプラベル情報と、パラレルデータ変換手段2で生成された実行アドレスパラレル情報を受けて、これらの情報に基づいて、シリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを、PCトレース変換手段3により予測復元して構成される。

請求項（抜粋）：

開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成するジャンプラベル変換手段と、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成するパラレルデータ変換手段と、前記メモリイメージ・リファレンス情報と、前記ジャンプラベル変換手段で生成されたジャンプラベル情報と、前記パラレルデータ変換手段で生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成するPCトレース変換手段とを有することを特徴とするデバッガ装置。

IPC (3件)：

G06F 11/28 310 ,  G06F 11/28 ,  G06F 11/22 340

FI (3件)：

G06F 11/28 310 A ,  G06F 11/28 L ,  G06F 11/22 340 A

Fターム (12件)：

5B042GA13 ,  5B042GC08 ,  5B042HH03 ,  5B042HH30 ,  5B042MA08 ,  5B042MC03 ,  5B042NN04 ,  5B048AA12 ,  5B048BB02 ,  5B048CC17 ,  5B048DD01 ,  5B048EE06