特許
J-GLOBAL ID：200903088479088713
ライン番号発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-252057
公開番号（公開出願番号）：特開平5-091352
出願日： 1991年09月30日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 ソフトウエア処理によらずハードウエアで容易にランダムかつ重複がなく「1」から「240」までライン番号を発生できる。【構成】 スクランブル鍵Aに基づき8次PN信号発生器4への初期値を1ラインごとにカウンタ3により変化させ、PN信号を発生し、さらに他のスクランブル鍵Bに基づきそのPN信号を選択し、「0」から「255」の数値をランダムに得る。コンパレータ9でその数値を取捨選択してフルパーミテーション用のライン番号「1」から「240」を得る。
請求項（抜粋）：
映像スクランブル用の2nビットのスクランブル鍵を二つに分割して保持する第一および第二のnビットレジスタと、この第一のnビットレジスタの出力をロード値として入力する制御信号により一つのライン番号が発生するごとにカウントアップするnビットカウンタと、このnビットカウンタの出力を初期値としてnビットの疑似ランダム信号を発生するn次M系列疑似ランダム信号発生回路と、上記第二のnビットレジスタの出力に「n-1」を加算する加算器と、この加算器の出力をロード値とし上記N次M系列疑似ランダム信号発生回路に同期してカウントダウンし「0」になったときに上記制御信号を出力するする「n+1」ビットダウンカウンタと、上記N次M系列疑似ランダム信号発生回路の出力疑似ランダム信号を入力するnビットシフトレジスタと、このnビットシフトレジスタの出力を上記「n+1」ビットダウンカウンタの出力値が「0」になったときにラッチするnビットラッチと、このnビットラッチの出力値を選択してライン番号として出力するコンパレータとを備えたことを特徴とするライン番号発生回路。ただし、nは「2n -1」が走査線数以上の整数である。
IPC (2件)：
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