パワーアップ期間中に禁止したテストモードエントリを有する半導体メモリ

発明者： ,
出願人/特許権者：
代理人 (1件)：小橋一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-205887
公開番号（公開出願番号）：特開平5-274898
出願日： 1991年08月16日
公開日（公表日）： 1993年10月22日
要約：

【要約】 (修正有)【目的】パワーアップの間に特別モードのイネーブル動作を禁止する。【構成】テストモードイネーブル回路29は一連のD型フリップフロップ90,92を有しており、各フリップフロップは別の端子へ印加される特定の論理レベルと共に過電圧条件の検知によりクロック動作され、複数個の特別テストモードに対して複数個の一連のフリップフロップを設ける。また、装置のパワーアップ期間中にテストモードへのエントリをロックアウトするパワーオンリセット回路40が設けられている。テストモードへのエントリのアクノレッジメントは装置がイネーブルされていない間出力端子において低インピーダンスを供給することにより与えられ、装置のチップイネーブルが該装置をテストモードから抜け出させる。テストモードになると、該装置の出力イネーブル端子OEがチップイネーブル機能を与えることが可能である。

請求項（抜粋）：

通常動作モードと特別動作モードとを持った集積回路において、前記回路をバイアスするための電源を受取る電源端子、前記特別動作モードの選択を表わすモード開始信号を受取る端子、前記電源端子に結合されており前記電源の電圧を検知し且つ前記電源の電圧がスレッシュホールドレベルより低い第一状態を表わす信号を供給する出力端を持ったパワーオンリセット回路、前記端子へ結合された入力端を具備すると共に前記パワーオンリセット回路の出力端へ結合した入力端を具備しており前記モード開始信号に応答して前記特別動作モードに対するイネーブル信号をその出力端において発生するイネーブル回路、を有しており、前記イネーブル回路は、前記パワーオン回路の出力端における前記信号の第一状態に応答して、前記モード開始信号に応答する前記イネーブル信号を発生することがないことを特徴とする集積回路。

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