特許

J-GLOBAL ID：200903088542182130

半導体集積回路

発明者： 柳沢 誠 ,  鈴木 孝章
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-004960
公開番号（公開出願番号）：特開平7-211779
出願日： 1994年01月21日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】半導体基板上に絶縁層を介して複数のヒューズを一列に配列し、これら複数のヒューズのうち、必要なヒューズをレーザリペア装置などにより切断する工程を含んで構成される半導体集積回路、たとえば、DRAMに関し、ヒューズの配列ピッチを小さくできるようにし、チップ面積の増大を招くことなく、ヒューズの数を増やすことができるようにする。【構成】pMOSトランジスタを形成するためのウエル形成工程において形成されるN-ウエル51の表面側の、ヒューズ411〜4114の切断目標部分441〜4414の下方部分にPウエル521〜5214を形成する。

請求項（抜粋）：

第1の導電形の半導体基板上に絶縁層を介して複数のヒューズを一列に配列し、これら複数のヒューズのうち、必要なヒューズを切断する工程を含んで構成される半導体集積回路において、前記半導体基板の表面側の、前記複数のヒューズの切断目標部分の下方部分の各々を包含する領域に、第1の導電形のMISトランジスタを形成するためのウエル形成工程において形成される第2の導電形の第1のウエルを設けると共に、この第1のウエルの表面側の、前記複数のヒューズの切断目標部分の下方部分の各々に、第1の導電形の第2のウエルを設けて構成されていることを特徴とする半導体集積回路。