半導体装置およびその製造方法

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-369686
公開番号（公開出願番号）：特開2000-196017
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】ロジック回路のMISFETの高い能を維持しつつ、DRAMメモリセルの選択MISFETのリーク電流を低減する。【解決手段】半導体基板1の主面上にキャップ絶縁膜およびゲート電極17、その側壁にサイドウォール21を形成し、ゲート電極17上にキャップ絶縁膜が存在する状態で半導体基板1を酸化してシリコン酸化膜22を形成する。この後キャップ絶縁膜を選択的に除去し、フォトレジスト膜を用いて第2および第3領域B、Cのシリコン酸化膜22をエッチングして第1領域Aのソース・ドレイン上にのみシリコン酸化膜22を残す。この状態でサイリサイド技術を適用し、第1、第2および第3領域A、B、Cのゲート電極17上および第2および第3領域B、Cのソース・ドレイン上にシリサイド膜29を形成する。

請求項（抜粋）：

(a)メモリセルの選択MISFETが形成される第1領域、周辺回路または論理回路の第1チャネル型の第1MISFETが形成される第2領域および前記周辺回路または論理回路の第2チャネル型の第2MISFETが形成される第3領域を有する半導体基板の主面上に分離領域を形成する工程、(b)前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面にシリコン膜を形成する工程、(c)少なくとも前記第1領域の前記シリコン膜に第1導電型の不純物をイオン注入する工程、(d)前記シリコン膜上に第1絶縁膜を形成する工程、(e)ゲート電極パターンにパターニングされた第1フォトレジスト膜を前記第1絶縁膜上に形成する工程、(f)前記第1フォトレジスト膜の存在下で前記第1絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成する工程、(g)前記ゲート電極およびキャップ絶縁膜を覆い、前記第1絶縁膜に対してエッチング選択比を有する第2絶縁膜を堆積し、異方性エッチングにより前記第2絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、(h)前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記活性領域の表面に前記第1絶縁膜に対してエッチング選択比を有する第3絶縁膜を形成する工程、(i)前記第3絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、(j)前記第1領域を覆う第2フォトレジスト膜を形成し、前記第2フォトレジスト膜の存在下でエッチング処理を施し、前記第2および第3領域の前記第3絶縁膜を除去する工程、(k)前記半導体基板の全面に金属膜を堆積する工程、(l)前記半導体基板を熱処理し、前記第1、第2および第3領域の前記ゲート電極の表面ならびに前記第2および第3領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、(m)未反応の前記金属膜を除去する工程、を含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/04 , H01L 21/822 , H01L 27/108 , H01L 21/8242

FI (2件)：

H01L 27/04 U , H01L 27/10 621 C

Fターム (36件)：

5F038AC05 , 5F038AC09 , 5F038AC15 , 5F038AV06 , 5F038CA10 , 5F038DF05 , 5F038EZ01 , 5F038EZ13 , 5F038EZ14 , 5F038EZ15 , 5F038EZ20 , 5F083AD10 , 5F083AD22 , 5F083AD48 , 5F083GA06 , 5F083GA12 , 5F083GA24 , 5F083GA25 , 5F083HA02 , 5F083JA06 , 5F083JA19 , 5F083JA31 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA06 , 5F083MA17 , 5F083MA19 , 5F083NA01 , 5F083PR10 , 5F083PR12 , 5F083PR40 , 5F083PR43 , 5F083PR53 , 5F083ZA13

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