特許

J-GLOBAL ID：200903088704509421

ゲートアレイの入出力回路構造及びその製造方法

発明者： マイケル・ジェイ.・コルウェル ,  ステファン・ピィ.・ロディ
出願人/特許権者： エルエスアイ ロジック コーポレーション
代理人 (1件)： 五十嵐 孝雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-026182
公開番号（公開出願番号）：特開平9-312345
出願日： 1997年01月24日
公開日（公表日）： 1997年12月02日
要約：

【要約】【課題】 最小I/Oスロット、及び可変パッド間隔構造を備えるゲートアレイ・マスタスライスを提供する。【解決手段】 各I/Oスロット85a〜85pは、複数の異なる寸法のチューニングトランジスタを含む第1領域90、いずれのチューニングトランジスタよりも寸法が大きいPMOSトランジスタを1個〜4個有する第2領域84と、いずれのチューニングトランジスタよりも寸法が大きいNMOSトランジスタを1個〜4個有する第3領域86と、静電放電保護を提供するための素子を備える第4領域88と、を備えている。複数のボンディングパッド92a〜92dのうちのいくつかは、可変ボンディングパッド間隔を有するようにいくつかのI/Oスロット85a〜85pと電気的に接続される。

請求項（抜粋）：

半導体基板上に形成されるゲートアレイの入出力回路構造であって、(a)複数の同一の入出力スロットと、(b)複数のボンディングパッドとを備え、前記複数の入出力スロットの各々が、(i)複数の異なる寸法のチューニングトランジスタを含む第1領域と、(ii)各々の寸法が前記チューニングトランジスタよりも大きい1個以上のPMOSトランジスタを有する第2領域と、(iii)各々の寸法が前記チューニングトランジスタよりも大きい1個以上のNMOSトランジスタを有する第3領域と、(iV)静電放電保護を提供するための1個以上の素子を含む第4領域と、を備え、前記複数のボンディングパッドの少なくともいくつかが、前記複数の入出力スロットの少なくともいくつかと電気的に接続されているとともに、前記複数のボンディングバッドが可変ボンディングパッド間隔を有しており、前記第1領域、第2領域、第3領域、及び第4領域は、互いに隣接していることを特徴とする、ゲートアレイの入出力回路構造。

IPC (4件)：

H01L 21/82 ,  H01L 27/118 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 21/82 P ,  H01L 21/82 M ,  H01L 27/04 E