特許
J-GLOBAL ID：200903088705996474
可変遅延回路、及びこれを用いた半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平4-236552
公開番号（公開出願番号）：特開平6-061810
出願日： 1992年08月12日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】 ゲート負荷を用いる場合に比べて素子数と消費電力を低減でき、クロック信号の位相調整がやり易いように遅延時間変化をニアにできる可変遅延回路を提供する。【構成】 容量電極の一方が電源に結合された容量素子5の他方の容量電極とクロック信号線3との間に、直列接続した複数個の相補型MOSトランスファゲート1を設けて成る可変容量手段2を有し、前記相補型MOSトランスファゲート1のスイッチ状態を設定して前記クロック信号線3側から見た容量値を決定する設定手段4を設け可変遅延回路DELを構成する。
請求項（抜粋）：
容量電極の一方が電源に結合された容量素子の他方の容量電極とクロック信号線との間に、直列接続した複数個の相補型MOSトランスファゲートを設けて成る可変容量手段を有し、前記相補型MOSトランスファゲートのスイッチ状態を設定して前記クロック信号線側から見た容量値を決定する設定手段を設けて成るものであることを特徴とする可変遅延回路。
IPC (3件)：
H03K 5/135
, G06F 1/10
, H01L 27/04
