特許

J-GLOBAL ID：200903088706256121

半導体素子の製造方法

発明者： 金井 美之
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平3-202994
公開番号（公開出願番号）：特開平5-048110
出願日： 1991年08月13日
公開日（公表日）： 1993年02月26日
要約：

【要約】 (修正有)【目的】 縦型で二重拡散型MOSFETの製造において閾値や接触抵抗のばらつきによる特性の悪化を除く。【構成】 N型半導体基体1の表面上に開孔部5及びCVDSiO2膜4とポリSi膜3とSiO2膜2よりなるゲートパターンを形成し、それをマスクにしてN型不純物AsをP-層6中にイオン注入しN+層12を形成する。その後開孔部側壁にSiO2側壁8を形成し、それをマスクにしてP-層のSiを0.3μmエッチ除去して、イオン注入したN型不純物を除去する。次に再びSiO2側壁8をマスクにしてP-層6中にP型不純物をイオン注入し熱処理してN+層12とP+層13を形成する。この際N+層は不純物量が拡散され、Si除去部分の側壁はN+層となる。次に金属14を全面蒸着しN+層とSi除去部の側壁を中心に接触を取り、P+層とSi除去した底面で接触するようにした。イオン注入でN+層を形成したので濃度制御性が良くVTのばらつきが小さい。

請求項（抜粋）：

(a) 第1の導電型の半導体基体の一方の主表面上に、第1の絶縁膜及び導電性を有する導電膜及び第2の絶縁膜を順次形成した後所望のパターニングを施し、前記第1の絶縁膜及び導電膜及び第2の絶縁膜からなるゲートパターン部と前記半導体基体に到達する第1の開孔部を形成する工程と、(b) 前記第1の開孔部内の前記半導体基体中に不純物を拡散して、第2の導電型の第1の不純物領域を形成した後、第1の開孔部内の該第1の不純物領域中で表面部分に、第1の導電型の第2の不純物領域を形成する工程と、(c) 前記第1の開孔部の側壁に絶縁膜よりなるサイドウォールを形成する工程と、(d) 前記第1の開孔部内で前記サイドウォールがない部分の前記半導体基体の表面部分をエッチング除去して、前記第2の不純物領域を除去した第2の開孔部を形成し、次に、前記第2の開孔部内の前記第1の不純物領域中に第2の導電型の第3の不純物領域を形成する工程と、(e) 熱処理を施し、前記第2の不純物領域より拡散して第4の不純物領域を、又前記第3の不純物領域より拡散して第5の不純物領域を形成し、次にメタルを蒸着して前記第2の開孔部内で、前記第4及び第5の不純物領域とオーミックコンタクトを取る工程と、を施すことを特徴とする半導体素子の製造方法。

IPC (3件)：

H01L 29/784 ,  H01L 21/266 ,  H01L 21/265

FI (3件)：

H01L 29/78 321 D ,  H01L 21/265 M ,  H01L 21/265 L

引用特許：

審査官引用 (3件)

• 特開平2-213142
  
• 特開昭64-039774
  
• 特開昭63-308387