特許

J-GLOBAL ID：200903088718898030

昇圧回路

発明者： 藤本 卓也 ,  平田 義治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-096197
公開番号（公開出願番号）：特開平6-311732
出願日： 1993年04月22日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】 動作電源電圧範囲を広く設定でき、かつ、無駄な消費電流および電源ノイズの増大を抑制し得る昇圧回路を提供する。【構成】 昇圧入力ノードaと昇圧出力ノードとの間に直列に接続され、それぞれドレイン・ゲート相互が接続された複数個のMOSトランジスタT1、T2と、複数個のMOSトランジスタのうちの奇数番目/偶数番目のMOSトランジスタT1のドレイン・ゲート相互接続ノードと第1/第2のクロック信号印加ノードd、eとの間に各対応して接続された第1の昇圧容量素子C1および第2の昇圧容量素子C2と、互いのパルス期間が重複しない第1、第2のクロック信号φ1 、φ2 が対応して入力し、その信号振幅を電源電圧のレベルに応じて制御し、第1、第2のクロック信号印加ノードに対応して供給する第1、第2のクロック振幅制御回路11、12とを具備することを特徴とする。

請求項（抜粋）：

昇圧入力電圧が与えられる第1のノードと昇圧出力ノードとの間に直列に接続され、それぞれドレイン・ゲート相互が接続された複数個のMOSトランジスタと、上記直列に接続された複数個のMOSトランジスタのうちの奇数番目のMOSトランジスタのドレイン・ゲート相互接続ノードと第1のクロック信号印加ノードとの間にそれぞれ対応して接続された複数個の第1の昇圧容量素子と、前記複数個のMOSトランジスタのうちの偶数番目のMOSトランジスタのドレイン・ゲート相互接続ノードと第2のクロック信号印加ノードとの間にそれぞれ対応して接続された複数個の第2の昇圧容量素子と、第1のクロック信号が入力し、このクロック信号の振幅を電源電圧のレベルに応じて制御し、この振幅が制御されたクロック信号を前記第1のクロック信号印加ノードに供給する第1のクロック振幅制御回路と、前記第1のクロック信号とはパルス期間が重複しない第2のクロック信号が入力し、このクロック信号の振幅を電源電圧のレベルに応じて制御し、この振幅が制御されたクロック信号を前記第2のクロック信号印加ノードに供給する第2のクロック振幅制御回路とを具備することを特徴とする昇圧回路。

IPC (3件)：

H02M 3/07 ,  G11C 11/407 ,  G11C 16/06

FI (2件)：

G11C 11/34 354 F ,  G11C 17/00 309 D