特許

J-GLOBAL ID：200903088721792919

論理集積回路

発明者： 門脇 圭介 ,  河野 安志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 笹岡 茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-352319
公開番号（公開出願番号）：特開平10-170609
出願日： 1996年12月12日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】 検査対象に入力されたテストパターン信号間の関係が常に同じになる相関の発生を解消し、より多くの故障を検出可能な論理集積回路を提供する。【解決手段】 検査対象回路と複数のフリップフロップを連結して構成された複数のシフトレジスタを有する被検査回路104と、線形フィードバックシフトレジスタで構成される乱数パタン発生器101と符号圧縮器102とが組み込まれ、被検査回路104と乱数パタン発生器101および符号圧縮器102間をスキャンチェイン105、106で接続した検査対象LSIに、クロック分周回路103を組み込み、乱数パタン発生器101に印加されるシフトクロックをクロック分周回路にも印加し、クロック分周回路はクロック制御ピンから入力される信号に応じてシフトクロックを1/2、1/4、1/8等の周期に変化させて、符号圧縮器102および前記複数のシフトレジスタに印加する。

請求項（抜粋）：

検査対象回路と、複数のフリップフロップを連結して構成された複数のシフトレジスタと、線形フィードバックシフトレジスタで構成される乱数パタン発生器と符号圧縮器とが組み込まれ、前記各シフトレジスタの入力側は前記乱数パタン発生器の所定ビット位置のレジスタにそれぞれ接続され、該各シフトレジスタの出力側は前記符号圧縮器所定ビット位置のレジスタにそれぞれ接続され、前記乱数パタン発生器、符号圧縮器および複数のシフトレジスタにはシフトクロックが与えられ、前記複数のシフトレジスタの各フリップフロップの出力は前記検査対象回路に入力され、該検査対象回路の出力は指定された時点で前記複数のシフトレジスタの各フリップフロップに出力されるよう構成された論理集積回路において、前記シフトクロックを入力し、該シフトクロックとは異なるパタンのシフトクロックを生成し、該生成したシフトクロックを前記符号圧縮器および複数のシフトレジスタに供給するクロック制御回路を組み込んだことを特徴とする論理集積回路。

IPC (6件)：

G01R 31/28 ,  G06F 11/22 310 ,  G06F 11/22 360 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/00

FI (6件)：

G01R 31/28 V ,  G06F 11/22 310 C ,  G06F 11/22 360 U ,  H03K 19/00 B ,  G01R 31/28 G ,  H01L 27/04 T