特許

J-GLOBAL ID：200903088726797048

SOI基板の作製方法

発明者： 大久保 安教
出願人/特許権者： ソニー株式会社
代理人 (1件)： 田治米 登 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-240236
公開番号（公開出願番号）：特開2002-057309
出願日： 2000年08月08日
公開日（公表日）： 2002年02月22日
要約：

【要約】【課題】 貼り合わせ法によりSOI基板を作製し、SOI基板に素子形成するにあたり、所望のVthを有するゲート電極を容易に形成できるようにする。【解決手段】 多孔質Si層2からなる第1の半導体基板1上に素子分離用絶縁膜6を形成し、SOI層形成部分の素子分離用絶縁膜6を除去して多孔質Si層2を表出させ、多孔質Si層2上にSi単結晶層3を成長させ、Si単結晶層3及び素子分離用絶縁膜6上にバックゲート用絶縁膜7を形成し、バックゲート用絶縁膜7にバックゲート用溝8を形成し、バックゲート用溝8を埋め込むようにバックゲート用電極層9を形成する。さらに、貼り合わせ用絶縁膜5を介して第2の半導体基板4とを貼り合わせ、第1の半導体基板1を非貼り合わせ面側から研削等することにより、バックゲート用電極層9が埋め込まれているSOI基板100Aを作製する。

請求項（抜粋）：

基板貼り合わせ法によるSOI基板の作製方法であって、多孔質Si層からなる第1の半導体基板上にエピタキシャル成長法によりSi単結晶層を成長させ、Si単結晶層上にバックゲート用絶縁膜を形成し、バックゲート用絶縁膜上にバックゲート用電極層を形成し、バックゲート用電極層上又は第2の半導体基板上に貼り合わせ用絶縁膜を形成し、貼り合わせ用絶縁膜を介して第1の半導体基板と第2の半導体基板とを貼り合わせ、第1の半導体基板を非貼り合わせ面側から研削、研磨又はエッチングすることからなる、バックゲート用電極層が埋め込まれているSOI基板の作製方法。

IPC (5件)：

H01L 27/12 ,  H01L 21/02 ,  H01L 27/08 331 ,  H01L 29/786 ,  H01L 21/336

FI (4件)：

H01L 27/12 B ,  H01L 21/02 B ,  H01L 27/08 331 E ,  H01L 29/78 627 D

Fターム (24件)：

5F048AC03 ,  5F048BA16 ,  5F048BB05 ,  5F048BB09 ,  5F048BB14 ,  5F048BB19 ,  5F048BF02 ,  5F048BF15 ,  5F110AA08 ,  5F110CC01 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD17 ,  5F110DD30 ,  5F110EE30 ,  5F110GG02 ,  5F110GG12 ,  5F110GG24 ,  5F110GG25 ,  5F110GG41 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ17