特許
J-GLOBAL ID：200903088787763103
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-248232
公開番号（公開出願番号）：特開2001-077122
出願日： 1999年09月02日
公開日（公表日）： 2001年03月23日
要約：
【要約】【課題】MOSの製造工程を大部分に用いて、バイポーラトランジスタを製造する方法においては、ベースの引き出し部が埋込み層を介してトランジスタから離れたところにあるため、ベース抵抗が増大する欠点を有している。本発明は、上記課題を解決することを目的とする。【解決手段】基板に対して横方向に電流を流す横型バイポーラトランジスタにおいて、ベース領域13の直上に引き出し電極18を配置する。これにより、ベース抵抗の大幅な低減が可能になる。
請求項（抜粋）：
第一導電型基板を形成する工程と、前記第一導電型基板を分離する素子分離領域を形成する工程と、前記第一導電型基板、前記素子分離領域上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に多結晶シリコン層を堆積する工程と、前記多結晶シリコン層上に第二の絶縁膜を形成する工程と、ベース電極形成予定領域以外の前記第二の絶縁膜を除去する工程と、露出した前記多結晶シリコン層を除去する工程と、前記多結晶シリコン層下部以外の前記第一の絶縁膜を除去する工程と、前記多結晶シリコン層の側壁にサイドウォールを形成する工程と、素子分離領域およびサイドウォール間の一方側に設けられた前記第一導電型基板上部に第二導電型のエミッタ領域を形成する工程と、素子分離領域およびサイドウォール間の他方側に設けられた前記第一導電型基板上部に第二導電型のコレクタ領域を形成する工程と、前記素子分離領域上、前記エミッタ領域上、前記サイドウォール上、前記第二の絶縁膜上、前記コレクタ領域上に第三の絶縁膜を形成する工程と、前記第三の絶縁膜を、前記第二の絶縁膜が露出する程度に表面を平坦に除去する工程と、前記第二の絶縁膜を除去する工程と、前記多結晶シリコン層を除去する工程と、前記第一の酸化膜を除去し、前記第一導電型基板が露出した開口部を形成する工程と、前記開口部に、前記第一導電型単結晶シリコンを埋め込む工程と、前記第三の絶縁膜中で、前記エミッタ領域、前記コレクタ領域上部に開口部を設け、この開口部内に埋め込み配線を形成する工程と、前記第一導電型単結晶シリコン上に配線部を形成する工程とを具備する半導体装置の製造方法。
IPC (2件)：
Fターム (11件)：
5F003AZ03
, 5F003BA96
, 5F003BB08
, 5F003BH07
, 5F003BN01
, 5F003BP33
, 5F003BP94
, 5F003BP96
, 5F003BS02
, 5F003BS06
, 5F003BS08
