特許

J-GLOBAL ID：200903088822831214

CMOS型インバータ回路

発明者： 松田 順一
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-233488
公開番号（公開出願番号）：特開平7-095046
出願日： 1993年09月20日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 低電圧デバイスへの応用に適したインバータ回路を提供する。【構成】 ゲートが入力端子INに接続されソースが接地電圧Vssに接続されたNチャンネル型MOSトランジスタQ3と、ゲートが出力端子OUTに接続されソースが負の電圧源Vsに接続されたNチャンネル型MOSトランジスタQ4とから構成され、該MOSトランジスタQ3およびQ4の共通接続点Nを前記MOSトランジスタQ2の基板に接続してなる電圧制御回路(1)を設け、入力電圧INに印加される入力電圧VINが低下したときに、電圧制御回路(1)によって、MOSトランジスタQ2の基板に対し、負の基板電圧を供給する。これにより、MOSトランジスタQ2のしきい値電圧が上昇し、ソースドレイン間リーク電流を減少できる。

請求項（抜粋）：

入力端子INおよび出力端子OUTとを有し、電源電圧Vccと接地電圧Vssの間にPチャンネル型MOSトランジスタQ1とNチャンネル型MOSトランジスタQ2とをこの順に接続してなるCMOS型インバータ回路において、ゲートが入力端子INに接続されソースが接地電圧Vssに接続されたNチャンネル型MOSトランジスタQ3と、ゲートが出力端子OUTに接続されソースが負の電圧源Vsに接続されたNチャンネル型MOSトランジスタQ4とから構成され、該MOSトランジスタQ3およびQ4の共通接続点Nを前記MOSトランジスタQ2の基板に接続してなる電圧制御回路(1)を設け、前記入力端子INに印加される入力電圧VINが低下したときに、前記電圧制御回路(1)によって、前記MOSトランジスタQ2の基板に対し、負の基板電圧を供給することを特徴とするCMOS型インバータ回路。

IPC (3件)：

H03K 19/0948 ,  H03K 17/16 ,  H03K 19/017