特許
J-GLOBAL ID：200903088866713502
SOIMOSFET及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平3-339688
公開番号（公開出願番号）：特開平5-152336
出願日： 1991年11月28日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】 SOIMOSFETの動作異常であるバイポーラ動作を抑制するために、バイポーラ動作におけるソースからチャネル部へのキャリア注入効率を低減させる。【構成】 SOIMOSFETにおいて、ソース・ドレイン領域の一方又は両方にナローギャップ半導体8,10、チャネル部にワイドギャップ半導体9を用いる。このトランジスタは、基板1上に絶縁膜2を介して配置されている。ソース・ドレイン領域の半導体8,9は、選択的エピタキシャル成長法により形成される。
請求項（抜粋）：
ナローギャップ半導体と、ワイドギャップ半導体とを用いたSOIMOSFETであって、ナローギャップ半導体は、ソース・ドレインの少なくとも一方の領域を形成するものであり、ワイドギャップ半導体は、ソース・ドレイン間に挾まれたチャネル領域を形成するものであり、両半導体は、各々の半導体形成材料が直接あるいは両者の中間的組成をもつ混晶を介して接続されたものであることを特徴とするSOIMOSFET。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 27/12
